专利名称：含有低k电介质的半导体器件用的电子封装材料的制作方法
背景技术：
低介电常数(低K)电介质材料(或者层间电介质层、“ILD”)由于在亚0.18微米生产工艺过程中能够使用铜来互连，因此在改进集成电路制造的远景发展方面起重要作用。在集成电路制造中采用低K ILD来使铜互连与其外界电绝缘，以确保在互连间较少交扰。由于交扰会引起电路中的故障，因此交扰是集成电路制造中的一个共同问题。交扰随着集成电路尺寸不断缩小而变得更为明显。集成电路制造中采用的常规层间材料介电常数通常属于＞0.3范围。然而，在单芯片上输入端/输出端的密度方面不断增大的情况下，交扰影响增大。
因而，为了使愈来愈紧凑的集成电路的效率增至最大程度，具有介电常数低于大约2.5的低K ILD是设计集成电路的一个重要方面。象这样的一类材料以黑金刚石著称，并且根据所应用的技术资料在市场上是可买得到的。
已报导了一些使用低K ILD的芯片制造工艺过程，而业内的一些通报表明趋向于0.09微米、甚至到0.065微米。迄今为止在这方面的进展仍受到阻碍。然而，由于芯片制造者们不懈努力而达到可以接受的封装水平可靠性。
象低热膨胀系数(“CTE”)、高模量、以环氧树脂为基本成分的模塑化合物、密封剂、管芯安装粘结材料和底层填料密封胶材料之类常规电子封装材料似乎没有能力提供防止封装应力以避免对低K ILD损害的必要保护。低K ILD由于性质上是脆弱的，因此一般来说比象二氧化硅、氮化硅、氟化硅玻璃等等之类常规ILD材料更易磨损和更易碎，结果导致在热偏离额定值期间由于诱发的应力造成裂痕和破裂。与上述的一些常规电子封装材料联接时，裂痕和破裂转变成分离层(见图4)。已把很大一部分的研制和开发资源投入到试图通过调整封装工艺和使材料性质最佳化来解决ILD破裂问题。然而迄今为止，在减小导致低K ILD破裂损坏的内部封装应力方面据说进展不大。
因此最好提供一种可以与低K ILD协调使用并且减小导致ILD破裂损坏的内部封装应力象底层填料密封剂材料、密封剂材料、管芯安装粘结材料和模塑化合物之类适合于改进应用的电子封装材料。而且，最好是提供与上述ILD组装的电子封装和提供制作上述电子封装的方法以提供增强类物理参数。
发明内容
一般来说，本发明为减小电子封装中的内部封装应力创造条件，例如以下所描述的那样。
与以前电子封装方法中的传统概念正相反，本发明证实在半导体封装中的ILD内低模量、高CTE、以环氧树脂为基本组分的材料并没有达到最佳的应力减小。还不如在电子封装材料中使模量、CTE和Tg最佳化的组合以期显著地减小在组装有低K ILD的半导体封装内产生的内部应力。本发明通过列出象-7.5MPa/℃之类-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值提供能够显著减小在装有低K ILD的半导体封装组件内产生的内部应力的电子封装材料。
此外，不管在半导体封装中是否使用低K ILD，本发明也使装有极薄半导体芯片(例如小于100微米)和在半导体芯片和电路板之间小于10微米粘接线条的半导体封装获益匪浅而具有引人注目的优势。
因此，本发明在一种状况中提供改进包括至少一层低K ILD的底层填料型半导体器件的可靠性的一种方法。这种方法的步骤包含设置半导体器件，半导体器件包括包括铜电互连和其内至少一层低K ILD的半导体芯片；以及在其表面上装有电互连半导体芯片的电接触焊接区的载体衬底；为了构成半导体器件组件而在半导体芯片和载体衬底的电互连表面之间设置热固性底层填料组分；以及使半导体器件组件暴露在足以使热固性底层填料组分固化的高温环境下。
在一种实施方式中，为了构成半导体器件在半导体芯片和载体衬底装配成对以后通过配制并且填满其间间隙来设置热固性底层填料组分。
在另一种实施方式中，为了构成半导体器件通过配制在一个半导体芯片或载体衬底或者半导体芯片和载体衬底两者其中的至少一部分电互连表面上来设置热固性底层填料组分，然后把半导体芯片和载体衬底装配成对。
在这种状况中，也按照倒装芯片组装法设置半导体器件并且半导体器件包括包括铜电互连和其内至少一层低K ILD的半导体芯片；在其表面上装有电互连半导体芯片的电接触焊接区的电路板；以及在半导体芯片和电路板之间的底层填料组分。
以芯片级封装来设置半导体器件组件并且半导体器件组件包括半导体器件，包括装有铜电互连和其内至少一层电连接到载体衬底的低K ILD的半导体芯片；在其表面上装有电互连半导体器件的电接触焊接区的电路板；以及在半导体器件和电路板之间的底层填料组分。
进一步在集成电路芯片或载体衬底上设置预涂敷的底层填料组分。集成电路芯片包括装有以预定图形排列并且能够构成与载体衬底电接合的电接点的半导体芯片。所以在这时，预先涂敷的底层填料组分包括与电接点接触的融合剂；和与融合剂不同并且与芯片管芯接触的热固性底层填料组分；以及可选择的是，一种热固性成分、当暴露在适当环境下时其反应产物是可控地衰变的。
当提供热固性组分时，热固性组分与融合剂和热固性底层填料组分不同并且处于与热固性底层填料组分接触；而且电接点是可流动的以形成与载体衬底电接合，当提供热固性组分时，为使电路芯片粘结在载体衬底上热固性底层填料组分和热固性组分是可固化的，以及在提供热固性组分时，热固性组分是可控制衰变的，以使电路芯片与载体衬底断开。
而在预先涂敷底层填料的另一种实施方式中提供一种集成电路芯片组件。这时，这种集成电路芯片组件包含电路板；以及通过热固性底层填料组成部分粘结到电路板的半导体芯片和选择提供的热固性组成部分，当暴露于适当的环境时热固性成分的反应产物是可控制地衰变的，热固性成分能够可控制地衰变以使芯片管芯与电路板衬底断开，芯片管芯包含与电路板衬底电接合的一些电接点，通过电接点经由融合剂与电路板衬底的焊接来实现电接合，融合剂与热固性底层填料组成部分和热固性组成部分是不同的。
还提供一种用于组装集成电路组件的方法，这种方法的步骤包括设置集成电路芯片；把集成电路芯片与载体衬底连接起来以形成装配成对的组件；以及把所形成的装配成对的组件暴露在足以使一些电接点成为固化热固性底层填料组分的高温环境下，由此在集成电路芯片与载体衬底粘合中形成电互连。
作为可流动电接点和热固性底层填料组分的另一种替换物，在它们的替换物中可以使用形成电连接接合点的各向异性导电的粘结成分或者各向异性导电的薄膜。例如参阅美国专利No.5,769,996、5,851,644、5,916,641、6,110,399、6,149,857、6423,172和6,402,876。
也提供一种用于组装集成电路组件的方法，这种方法的步骤包含设置装有在其上以预定图形排列的一些电接点的半导体芯片；在至少一部分电接点上涂敷融合剂；以及把热固性底层填料组分以可流动的方式配制在电接点周围的半导体芯片上(或者在载体衬底上)，这种热固性底层填料组分是与融合剂不同的。
在这种状况中，当固化时，热固性底层填料组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值，例如大约-7.5MPa/℃。
在另一种状况中，本发明提供例如在半导体芯片具有小于100微米厚度而半导体器件和电路板之间粘接线条小于10微米的场合下改进组装半导体器件可靠性的一种方法。这种方法的步骤包含
设置具有小于100微米厚度并且具有相对表面的半导体芯片，其中一个表面用于与载体衬底粘合而另一个表面具有用于又形成电互连的电互连；设置具有用于粘结半导体芯片的一部分表面和用于与半导体芯片形成电互连的另一部分表面的载体衬底；在半导体芯片和载体衬底装配成对时以足以形成小于大约10微米粘接线条的量把热固性管芯安装组分设置在半导体芯片接合表面或者载体衬底接合表面其中一个接合表面的至少一部分接合表面或者两个接合表面中的至少一部分接合表面上；使半导体芯片接合表面与载体衬底接合表面装配成对而形成半导体器件组件并且使半导体器件组件暴露在足以使热固性管芯安装组分固化的高温环境下，由此使半导体器件与载体衬底粘合在一起；以及在半导体器件和载体衬底之间建立电互连。
这种方法也提供一种半导体器件，这种半导体器件包含具有小于100微米厚度并且具有相对表面、其中一个表面用于与载体衬底粘结而另一个表面具有用于又形成电互连的电互连的半导体芯片；具有一部分用于粘结半导体芯片的表面和另一部分用于形成与半导体芯片电互连的表面的载体衬底；以及在半导体芯片的接合表面和载体衬底之间形成小于大约10微米粘接线条的管芯安装组分。
在这样的半导体器件中，载体衬底可以是电路板。
在一种替换实施方式中，提供改进包括半导体芯片而半导体芯片包括至少一层低K ILD的半导体器件的可靠性的一种方法，这种方法的步骤包含设置半导体器件，半导体器件包括包括铜电互连和在其内至少一层低K ILD的第一半导体芯片；具有相对表面、其中一个表面用于粘结载体衬底而另一个表面用于形成与第一半导体芯片和载体衬底两者电互连的第二半导体芯片(可以包括铜电互连和在其内至少一层低K ILD)；以及在其表面上装有与第二半导体芯片电互连的电接触焊接区的载体衬底；在第二半导体芯片和载体衬底之间设置管芯安装组分；在第一半导体芯片和第二半导体芯片之间设置管芯安装组分而形成半导体器件组件；以及使半导体器件组件暴露在足以使管芯安装组分固化的环境下。
在这样的实施方式中，还提供一种半导体器件，这种半导体器件包含包括铜电互连和其内至少一层低K ILD的第一半导体芯片；具有相对表面、其中一个表面用于粘结载体衬底而另一个表面用于形成与第一半导体芯片和载体衬底两者电互连的第二半导体芯片(可以包括铜电互连和其内至少一层低K ILD)；在其表面上装有与第二半导体芯片电互连的电接触焊接区的载体衬底；在第二半导体芯片和载体衬底之间的第一管芯安装组分；以及在第一半导体芯片和第二半导体芯片的接合表面之间的第二管芯安装组分；以构成半导体器件组件。
在这样的状况中，管芯安装组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值，例如大约-7.5MPa/℃。
在进一步的状况中，提供改进包括至少一层低K LID的半导体器件的可靠性的一种方法，这种方法的步骤包含设置半导体器件，半导体器件包括包括铜电互连和在其内至少一层低K ILD的半导体芯片；以及在其表面上装有与半导体芯片电互连的电接触焊接区的载体衬底；把热固性模塑化合物设置在半导体器件上面并且把半导体器件暴露在足以使热固性模塑化合物固化的高温环境下。
这种方法提供一种密封型半导体器件，这种密封型半导体器件包含装有铜电互连和在其内至少一层低K ILD的半导体芯片；
在其表面上装有与半导体芯片电互连的电接触焊接区的载体衬底；以及在其上面固化的模塑化合物。
在这样的状况中，模塑化合物具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值，例如大约-7.5MPa/℃。
在这些实施方式和状况中，导电材料可以是焊料，例如焊料含有下列一些混合物Sn(63):Pb(37)、Pb(95):Sn(5)、Sn:Ag(3.5):Cu(0.5)和Sn:Ag(3.3):Cu(0.7)。
最后，本发明提供一种适合于用作电子封装材料象底层填料密封剂、管芯安装粘结组分、液体密封剂和/或成型化合物之类象端面盖帽密封剂那样的热固性组分。所以在有固化剂或者没有固化剂的情况下把热固性组分包含在一种环氧树脂和酸酐组分内；在另一种环氧树脂成分和阳离子固化剂内；在又一种环氧树脂成分和象含胺化合物、含酰胺化合物、含咪唑化合物和含氮杂化合物之类的含氮固化剂内；以及在又一种氧氮杂萘内。
因而本发明的成分当固化时呈现出小于大约25ppm/℃热膨胀系数或大于大约50ppm/℃的热膨胀系数和-10MPa/℃～大约10MPa/℃的模量对-65℃～125℃比值、例如-7.5MPa/℃的重要性能参数。这些参数在半导体器件封装技术中是特别重要的，例如在这些场合下使用装有铜电互连和至少一层低K ILD的半导体芯片；使用与现时标准厚度大约350微米的厚度相比相对较薄、例如小于100微米的半导体芯片；以及使用与现时标准粘结线条厚度25微米的厚度(“BLT”)相比相对较薄、例如小于10微米的芯片连接层。
在组装半导体器件中当使用装有铜电互连和至少一层低K ILD的半导体芯片时这样的性能参数改进可靠性(即，防止ILD内的破裂)。
更准确地说，在倒装芯片封装中，这样的性能参数改进了在底层填料密封剂接触由铜电互连和至少一层低K ILD构成的半导体芯片时的可靠性。在这样的方法中，大部分在半导体器件上的应力被底层填料密封剂吸收，因而保护了低K ILD。同样，在线键合叠层或管芯封装中，这样的性能参数改进了在管芯安装材料进入与铜电互连和至少一层低KILD构成的半导体芯片接触时的可靠性。此外，在线键合叠式管芯封装或者单管芯封装中，这样的性能参数改进了在模塑化合物进入与由铜电互连和至少一层低K ILD构成的半导体芯片接触时的可靠性。并且，还在线键合叠式管芯封装或者单管芯封装中，这样的性能参数改进了在密封剂材料进入与由铜电互连和至少一层低K ILD构成的半导体芯片接触时的可靠性。
在使用与现时标准厚度大约350微米厚度的半导体芯片相比相对较薄、例如小于100微米的半导体芯片时，这样的性能参数改进了在组装半导体器件中的可靠性(即，防止低K ILD或者半导体芯片本身内的破裂)。
更准确地说，在倒装芯片封装中，不管在封装中是否使用低K ILD薄层和不管是否使用叠式管芯组件，这样的性能参数改进了当意图是使底层填料密封剂来消除管芯应力时的可靠性。同样，在粘结的导线印模封装中，在封装中无论是否使用低KILD层和无论是否使用层迭印模组件，这样的性能参数改进了预期印模安装减轻应力的可靠性。
在使用与使用现时标准BLT 25微米的厚度相比相对较薄、例如小于10微米、的芯片连接薄层时，这样的性能参数改进了在所组装的半导体器件中的可靠性(即，减小总组装应力和防止连接薄层破裂)。
更准确地说，在线键合型管芯封装中，不管在封装中是否使用低KILD薄层并且不管是否使用叠式管芯组件，这样的性能参数改进了当意图是使管芯安装来消除由于使BLT减小到小于10微米而引起的管芯应力时的可靠性。
图1描绘常规0.130μm低K管芯结构的分立组成部分和实际尺寸。
图2描绘含ILD半导体器件封装内的应力随底层填料模量而变的X-Y曲线图。
图3描绘含ILD半导体器件封装内的应力随底层填料CTE而变的X-Y曲线图。
图4描绘在0.13μm工艺过程中含低K ILD和铜互连的薄片内的损坏形态，其中线条41表示管芯中低K/cu结构内的裂痕。
图5描绘阳离子固化环氧树脂组分的模量对温度曲线，曲线表明符合在-65℃～125℃时模量＜10MPa/℃。
图6描绘酸酐固化环氧树脂组分的模量对温度曲线，曲线表明符合在-65℃～125℃时模量＜10MPa/℃。
图7描绘说明在样品序号5-9中各个样品的结构内在低K管芯结构上的应力和在用于管芯的互连上的应变的图表。
图8是根据本发明制备叠式管芯组件的一个实施例的横截面图。
图9是根据本发明制备叠式管芯组件的另一个实施例的横截面图。
图10是根据本发明制备叠式管芯组件的又一个实施例的横截面图。
图11描绘在本发明范围内热固性成分的模量对温度曲线(样品序号8)，曲线表明符合在-65℃～125℃时模量＜10MPa/℃。
具体实施例方式
图1描绘常规0.130μm低K管芯结构的分立组成部分和实际尺寸而图4描绘在0.13μm工艺过程中含低K ILD和铜到连的薄片内的损坏形态。更准确地说，图4表示为底层填料42和焊球43的半导体器件封装40，装有含铜互连45a的低K ILD45的半导体芯片44以及低K ILD里面的裂痕41。
参阅图2和图3，举例说明在含有低落K ILD的半导体器件封装内遇到的应力随封装材料(底层填料、密封剂、模塑化合物、管芯安装材料等等)的模量和CTE而变化中的趋向。这些图启示了在底层填料或是CTE或是模量方面的减小可以显著地减少在半导体器件封装的低K ILD内遭受到的应力。
然而，实际上由于封装材料的CTE和模量是有内在关系的，因此尽心调节这些材料参数其中一个参数很可能会引起其他参数变化。所以，尽管图2和图3所示的应力趋向举例说明在含有低K ILD的半导体器件封装内材料参数和应内之间的重要关系，但是由于CTE上的减量导致模量上相应的增量而且反过来也是一样，因此简单地减小封装材料的有效CTE或模量对半导体器件封装的低K ILD层内的总应力几乎没有或者没有影响。在下面表1内表示出这种关系。
例如在美国专利No 5,323,060(其完整内容在此引入作为参考)中描述多芯片模量或叠式管芯结构，例如在美国专利No.5,286,679(其完整内容在此引入作为参考)中描述多芯片模量或叠式管芯结构的制备方法，例如在美国专利No.5,140,404(其完整内容在此引入作为参考)中描述半导体集成电路器件的制备，例如在美国专利No.6,465,893(其完整内容在此引入作为参考)中描述半导体芯片组件的制备；其中各个专利得益于本发明。
可以通过把倒装芯片安装在线键合管芯的顶部；把线键合的管芯安装在倒装的管芯背面上；和把线键合的管芯安装在另一个线键合管芯的有源(金属化的)表面上来堆叠管芯。
例如，图8举例说明如20和/或22所示那样使用具有本文所述的物理参数分布的粘结剂把器件3和器件5的叠式结构安装在衬底1上。注意到面前的有机定位圈(spacer)在本发明的电子封装材料里固定横穿组件整个尺寸基本上恒定的粘接线条(bondline)。在图8所说明的实施方式中，器件3在大小上比器件5小，正如熟练的技术人员很使所理解的那样，器件5上面能够安装另外的器件，由此形成密度更高的产品。
作为另一种实施方式，图9举例说明堆叠在衬底上的许多器件基本上都是同一尺寸的一种叠式组件。因而，在器件3和5’之间使用的本发明电子封装材料只能够填满所安装的二个器件之间的空隙而不包含导线键合15，或者用另一种替换方式，本发明的电子封装材料能够完全填满二个器件之间的空隙而包含导线键合15。在这样的方式中，能够为导线连接结构提供额外保护。
作为又一种实施方式，图10举例说明倒装的芯片11用作通过焊料凸缘10与器件的剩余部分接触的衬底的一种叠式管芯组件。能够用各种方法制备组件的剩余部分，例如，如图7和8所示那样。为简便起见，在此表示器件3和5的大小尺寸与图7中表示器件3和5的大小尺寸相同。
根据本发明的电子封装材料选择包含至少一种填料。为了选择在本发明的实施中使用而仔细考虑的一些填料是与定位圈不同的并且可以选择是传导性的(导电性的和/或导热性的)。为在本发明的实施中使用而仔细考虑的一些导电性填料不仅包含例如银、镍、金、钴、铜、铝、石墨、镀银石墨、镀镍石墨、这些金属的合金等等而且包含它们的混合物。在本发明的粘结成分中可以使用粉末和小片两种形式的填料。优选的是，小片在大约20～大约25微米的平面尺寸的情况下具有小于2微米的厚度。在此使用的小片优选表面面积为大约0.15～5.0m2/g而抽头密度为大约0.4～大约5.5g/cc。目前优选的是，在本发明的实施中使用的粉末其直径为大约0.5～15微米。如果选用粉末，则填料一般包括电子封装材料的大约1％～大约95％重量。
为选择在本发明实施中使用而仔细考虑的一些导热性填料包含例如氮化硼、碳化硅、金刚石、石墨、氧化铍、氧化镁、二氧化硅、氧化铝等等。这些填料的实际尺寸将为大约0.5微米～大约25微米。优选的是，实际尺寸为大约20微米。
选择(和优选)通过用螯合剂、还原剂、无离子润滑剂或这些试剂的混合物处理使一些导电性和/或导热性的填料成为基本上无催化激活金属离子。在美国专利No.5,447,988中描述这种处理，其完整内容在此引入作参考。
可选择的是，能够使用既不是导电性又不是导热体的填料，为了使粘结剂组成具有象例如减少固化粘结剂的热膨胀、减小介电常数、改进韧性、改进疏水性等等之类的其他一些性质，这样的填料可能是最好的。象这样的填料的一些实施例包含氟化碳氢聚合物(例如TEFLOMTM)、热塑聚合物、热塑弹性体、云母、熔凝硅石、玻璃粉末等等。
尤其是，通过使用具有选定尺寸的定位圈可以确定BLT。
为在本发明的实施中使用而仔细考虑的一些器件包含象例如半导体管芯(例如导线连结、倒装芯片等等)、电阻器、电容器等等之类的一些表面安装元件。优选的是，为在本发明方法的实施中使用而仔细考虑的一些器件是一些半导体管芯。为应用而仔细考虑的衬底包含金属衬底(例如铅底座)和有机物衬底(例如层压制件、球状网格阵列、尼龙薄膜等)。
实施例用于作比较用的样品No.1是在市场上可以从Henkel corporation，City of Industry California买到的一种以环氧树脂为基本组分的底层填充材料。样品No.2-4象样品No.6-8一样，是用来对它们的性能作评价。样品No.5和9是用于作比较用的，虽然密封剂和它们一样，但是在市场上也是可以从Henkel Corporation买得到的。
下面在表1a和1b中列出样品No.1-9表1a
表1b
在表2a和2b中表示这些样品中的每个样品的参数。
表2a
表2b
在表2b中，最低CTE材料(样品No.9)具有由于其高模量引起的非常高的应力(165MPa)而其中一种最低模量材料(样品No.6)具有由于其高CTE引起的相对较高的应变(32微米)。
在表1a和1b中举例说明的一些样品表明，具有低CTE和低模量配合的一种电子封装材料(在此，一种底层填料或者密封剂)能够显著减小含低K ILD的半导体器件封装内的应力。例如，在本发明范围内具有48ppm/℃CTE和40GPa模量的组分(样品No.8)在含有低K ILD的结构内形成比常规电子封装材料(样品No.5)形成的应力低近20％的应力。
作为在本发明的范围内阳离子固化环氧树脂组分(样品No.10)的一个实施例，把下列的一些组成部分以表3中列出的量混合在一起表3
按照其他一些环氧树脂能够在Tg大于125℃的情况下形成固化的聚合物，双苯酚-A环氧树脂是可以应用的一个环氧树脂实施例。是否使用环氧树脂韧化剂，以及使用环氧树脂韧化剂的含量仅受为固化组分而所要求的最终温度限制。大多的韧化剂将减小固化组分高于125℃的Tg。某些韧化剂也可能使固化组分的模量改变到已不是所希望的量值。对所有的应用来说，二氧化硅填料可能并不令人满意，因而是一种选择的组成部分。建议在较低温度固化的场合下使用CuAcAc，因而也是一种选择的组成部分。
作为在本发明的范围的酸酐固化环氧树脂组分(样品No.11)的一个实施例，把下列的一些成分以所列出的量混合在一起。
表4
样品No.10和11用实施例表明下列在填入20％填料时列入表5内的物理参数表5
表中E是弹性模量。
按照在含ILD半导体器件封装中的倒装芯片底层填料组分评估样品No.1-4。根据下列各项装配含ILD半导体器件封装
·35mm×35mm×1.0mm BT衬底，Taiyo PSR-4000-AUSS焊料掩模·15mm×15mm 3层黑金刚石ILD结构的硅测试管芯·氮化硅钝化·225μm节距满阵列凸缘图形·在没有封闭通道的情况下用单线条配制图形把样品1-4中的各个样品配制在预热到110℃温度的一些组件上。每个样品容易变形并且沿所有管芯边缘以大于90％管芯边缘幅宽形成倒角。
然后使这些组件暴露在适合于固化每个样品的一些环境下并且对用声显微镜(“CSAM”)的分层/空隙分析作评定，把有关样品No.1-4的一些评定结果记录在下面表6内。
表6
样品No.1在风吹式风热循环变化以后出现分层和焊料珠破裂。样品No.3和4在风吹式风热循环变化以后如CSAM分析所表明的那样沿着器件的边缘和拐角出现焊料接合处疲劳断裂。
样品2对分层经过这些评定以后似乎没有变化。
本发明以其底层填料的方式提供与常规毛细管型底层填料材料相比显著减小底层填料的应力。对于这样的目的来说，具有低CTE和较高模量的常规底层填充材料在含低K ILD的半导体器件内引起相当大的应力而导致分层和破裂。并且，未填满的低CTE底层填充材料(具有模量小于大约3GPa)在焊料接合处内引起相当大的应力而导致过早发生焊料接合处疲劳。
根据这样的信息，似乎在含黑金刚石低K ILD倒装芯片组件中具有适中模量(大约3GPa～5GPa)而且符合-65℃～125℃内为温度平均值函数的模量-7.5MPa/℃的样品No.2完成得比样品No.1、3和4更好。
图7中表示样品No.5-9的一些结果，根据这些结果看来在样品No.5-9中间样品No.8具有全面的低ILD应力和低应变最佳组合。也就是说，样品No.8呈现在本发明的范围内在模量上的变化为温度的函数—尤其是-8.5MPa/℃。(见图11)
权利要求
1.一种改进包括至少一层低K ILD的底层填充型半导体器件的可靠性的方法，该方法的步骤包括提供半导体器件，该半导体器件包括包括铜电互连和其内至少一层低K ILD及其表面金属化的半导体芯片；以及在其表面上装有使半导体芯片通过导电材料与铜电互连电互连的电接触焊接区的载体衬底；在半导体芯片和载体衬底的电互连表面之间设置热固性底层填料组分，以构成半导体器件组件；以及使半导体器件组件暴露在足以使热固性底层填料组分固化的高温环境下，其中热固性底层填料组分包括可固化树脂组成部分和填料组成部分，其中填料组成部分是按足以构成在固化时具有小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的，并且在固化时热固性底层填料组分具有10MPa/℃至大约-10MPa/℃范围内的模量对-65℃～125℃温度的比值。
2.根据权利要求1的方法，其中半导体芯片和载体衬底装配成对以后为形成半导体器件而通过配制和充填其间空隙来设置热固性底层填料组分。
3.根据权利要求1的方法，其中为了构成半导体器件通过配制在一个半导体芯片或载体衬底或者半导体芯片和载体衬底两者其中的至少一部分电互连表面上来设置热固性底层填料组分，然后把半导体芯片和载体衬底装配成对。
4.根据权利要求1的方法，其中载体裁衬底是电路板。
5.根据权利要求1的方法，其中导电体材料是焊料。
6.根据权利要求5的方法，其中焊料选自Sn(63):Pb(37)、Pb(95):Sn(5)、Sn:Ag(3.5):Cu(0.5)和Sn:Ag(3.3):Cu(0.7)组成的组中。
7.一种半导体器件，该半导体器件包括包括铜电互连和其内至少一层低K ILD及其表面上金属化的半导体芯片；在其表面上装有电互连半导体芯片的电接触焊接区的电路板；以及在半导体芯片和电路板之间的热固性底层填料组分，其中热固性底层填料组分包括可固化树脂组成部分和填料组成部分，其中填料组成部分是按足以构成在固化时具有小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的，并且其中热固性底层填料组分具有-10MPa/℃～10MPa/℃范围内的模量对-65℃～125℃温度的比值。
8.根据权利要求7的方法，其中导电材料是焊料。
9.根据权利要求8的方法，其中焊料选自Sn(63):Pb(37)、Pb(95):Sn(5)、Sn:Ag(3.5):Cu(0.5)和Sn:Ag(3.3):Cu(0.7)组成的组中。
10.一种半导体器件组件，包括包括半导体芯片而半导体芯片在其内包括其接触至少一层在其内的低K ILD的铜电互连及其与载体衬底电连接的金属化表面的半导体器件，在其表面上具有电互连半导体器件的电接触焊接区的电路板；以及在半导体器件和电路板之间的热固性底层填料组分，其中热固性底层填料组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的，并且其中热固性底层填料组分具有-10MPa/℃～10MPa/℃范围内的模量对-65℃～125℃比值。
11.根据权利要求10的方法，其中导电材料是焊料。
12.根据权利要求11的方法，其中焊料选自Sn(63):Pb(37)、Pb(95):Sn(5)、Sn:Ag(3.5):Cu(0.5)和Sn:Ag(3.3):Cu(0.7)。
13.一种包括具有以预定图形排列并且能够构成与载体衬底电接合的半导体芯片的集成电路芯片，该电路芯片包括接触电接点的融合剂；和与融合剂不同并且与芯片管芯接触的热固性底层填料组分；以及选择的是、热固性组分、当暴露在适合环境下时可控制裂变的反应产物；其中，在提供热固性组分时，热固性组分与融合剂和热固性底层填料组分不同并且处于与热固性底层填料组分接触；其中电接点是可流动的以形成与载体衬底电接合，在提供热固性组分时，为使电路芯片粘结在载体衬底上热固性组分是可固化的，以及在提供热固性组分时，热固性组分是可控制裂变的，以使电路芯片与载体衬底断开，其中热固性底层填料组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的，并且其中当固化时热固性底层填料组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
14.根据权利要求13的方法，其中导电材料是焊料。
15.根据权利要求14的方法，其中焊料选自Sn(63)、Pb(37)、Pb(95)、Sn(5)、Sn:Ag(3.5)、Cu(0.5)和Sn:Ag(3.3)、Cu(0.7)。
16.一个集成电路芯片组件包括一个电路板，以及通过可热固化底层填充组分，可选择自的是，当暴露在适当环境下，热固性组分可以控制降低反应结果，可控制降低芯片管芯与电路板衬底电接合中的电接触，电接触焊接通过溶剂与电路板衬底取得电接合，融合剂与可热固化底层填充组分和热固化组分不同，其中，热固性底层填充组分包括可固化树脂组分和填充物组分，其中，填充物组分是按足以构成固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分具有-10MPa/℃～10MPa/℃范围内的模量对-65℃～125℃比值。
17.根据权利要求16的方法，其中导电材料是焊料。
18.根据权利要求17的方法，其中焊料选自Sn(63):Pb(37)、Pb(95):Sn(5)、Sn:Ag(3.5):Cu(0.5)和Sn:Ag(3.3):Cu(0.7)。
19.用于组装集成电路组件的一种方法，这种方法的步骤包括根据权利要求13设置集成电路芯片；把集成电路芯片和载体衬底连接在一起以形成装配成对的组件；以及使在步骤(b)中形成的组件暴露在足以使电接点变成可流动的并且使热固性底层填料组分固化的高温环境下，由此在集成电路芯片粘合到载体衬底中形成电互连。
20.一种用于组装集成电路芯片的方法，这种方法的步骤包括设置在其上装有以预定图形排列的电接点的半导体芯片；在至少一部分电接点上面涂敷融合剂；和把热固性底层填料组分以可流动的形式配制在电接点周围的半导体芯片上，热固性底层填料组分与融合剂是不同的，并且热固性底层填料组分包括可固化树脂组成部分和填料组成部分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的，并且其中当固化时热固性底层填料组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
21.根据权利要求20的方法，其中导电材料是焊料。
22.根据权利要求21的方法，其中焊料选自Sn(63):Pb(37)、Pb(95):Sn(5)、Sn:Ag(3.5):Cu(0.5)和Sn:Ag(3.3):Cu(0.7)。
23.一种组装半导体器件同时改进可靠性的方法，该方法的步骤包括提供具有小于100微米厚度并且具有相对表面的半导体芯片，其中一个表面用于与载体衬底粘合而另一个表面具有用于形成电互连的电互连体；提供具有用于粘结半导体芯片的一部分表面和用于与半导体芯片形成电互连的另一部分表面的载体衬底；在半导体芯片和载体衬底装配成对时以足以形成小于大约10微米粘接线条的量把热固性管芯安装组分设置在半导体芯片接合表面或者载体衬底接合表面其中一个接合表面的至少一部分接合表面或者两者接合表面中的至少一部分接合表面上；使半导体芯片接合表面与载体衬底接合表面装配成对以形成半导体器件组件并且使半导体器件组件暴露在足以使热固性管芯安装组分固化的高温环境下，由此使半导体器件与载体衬底粘合在一起；以及在半导体器件和载体衬底之间建立电互连，其中当固化时热固性管芯安装组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃温度的比值。
24.根据权利要求23的方法，其中热固性管芯安装组分包括可固化树脂组成部分和填料组成部分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的。
25.一种半导体器件，包括半导体芯片，具有小于100微米厚度并且具有相对表面、其中一个表面用于与载体衬底粘结而另一个表面具有又形成电互连的电互连；载体衬底，具有用于粘结半导体芯片的一部分表面和用于与半导体芯片形成电互连的另一部分表面；以及在半导体芯片和载体衬底之间形成小于大约10微米粘接线条的管芯安装组分；其中管芯安装组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃温度的比值。
26.根据权利要求25的器件，其中管芯安装底层填料组分包括可固化树脂组成部分和填料组成部分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性底层填料组分的量提供的。
27.根据权利要求23的方法，其中管芯安装组分包括填料。
28.根据权利要求27的方法，其中填料是传导性的。
29.根据权利要求28的方法，其中填料是导电性的。
30.根据权利要求28的方法，其中填料是导热性的。
31.根据权利要求27的方法，其中填料是非传导性的。
32.根据权利要求27的方法，其中填料是聚四氟乙烯。
33.根据权利要求27的方法，其中填料是二氧化硅。
34.根据权利要求25的半导体器件，其中载体衬底是电路板。
35.一种改进包括半导体芯片而半导体芯片包括至少一层低K ILD的半导体器件的可靠性的方法，这种方法的步骤包括设置半导体器件，半导体器件包括包括铜电互连和其内一层低K ILD及其表面上金属化的第一半导体芯片；以及具有相对表面、其中一个表面用于与载体衬底粘合而另一个表面用于与第一半导体芯片和载体衬底两者形成电互连的第二半导体芯片，其中载体衬底具有在其表面上电互连第一半导体芯片或第二半导体芯片其中至少一个半导体芯片的电接触焊接区；在第二半导体芯片和载体衬底之间设置第一可固化组分；在第一半导体芯片和第二半导体芯片之间设置第二可固化组分而形成半导体器件组件；以及使半导体器件组件暴露在足以使第一和第二组分固化的环境下，其中当固化时至少其中一种组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
36.根据权利要求35的方法，其中第一组分包括可固化树脂组成部分和填料组成部分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的第一组分的量提供的。
37.根据权利要求35的方法，其中第二组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的第二组分的量提供的。
38.一种半导体器件，该半导体器件包括包括在其表面上遍布的铜电互连和其内至少一层低K ILD及其表面上金属化的第一半导体芯片；具有相对表面、其中一个表面用于与载体衬底粘合而另一个表面用于与第一半导体芯片和载体衬底两者形成电互连的第二半导体芯片，其中载体衬底具有在其表面上电互连第一半导体芯片或第二半导体芯片其中至少一个半导体芯片的电接触焊接区；在第二半导体芯片和载体衬底之间的第一组分；在第一半导体芯片和第二半导体芯片之间的第二组分，其中第一组分或第二组分中至少一种组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
39.根据权利要求38的半导体器件，其中第一组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的第一组分的量提供的。
40.根据权利要求38的半导体器件，其中第二组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的第二组分的量提供的。
41.一种半导体器件，该半导体器件包括包括在其表面上遍布的铜电互连和其内至少一层低K ILD及其表面上金属化的第一半导体芯片；具有相对表面、其中一个表面用于与载体衬底粘合而另一个表面用于与第一半导体芯片和载体衬底两者形成电互连的第二半导体芯片，其中载体衬底具有在其表面上电互连第一半导体芯片或第二半导体芯片其中至少一个半导体芯片的电接触焊接区；以及在第二半导体芯片和载体衬底之间的第一组分；在第一半导体芯片和第二半导体芯片之间的第二组分；以形成半导体器件组件，其中第一组分或第二组分其中至少一种组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
42.根据权利要求41的半导体器件，其中第一组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的第一组分的量提供的。
43.根据权利要求41的半导体器件，其中第二组分包括可固化树脂成分和填料成分，其中填料成分是按足以构成在固化时含小于25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的第二组分的量提供的。
44.根据权利要求41的半导体器件，其中载体衬底是电路板。
45.一种改进包括至少一层低K ILD的半导体器件的可靠性的方法，该方法的步骤包括设置半导体器件，半导体器件包括包括铜电互连和其内至少一层低K ILD及其表面上金属化的半导体芯片；以及在其表面上具有电互连半导体芯片的电接触焊接区的载体衬底；设置遍布半导体器件的热固性成型化合物并且把半导体器件暴露在足以使热固性溶剂固化的高温环境下，其中可固化模塑化合物具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
46.根据权利要求45的方法，其中热固性成型化合物包括可固化树脂成分和填料成分，其中填料成分按足以构成在固化时含小于25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的热固性成型化合物组分的量提供的。
47.一种封装型半导体器件，该封装型半导体器件包括一种半导体器件，该半导体器件包括包括铜电互连和其内至少一层低K ILD及其表面上金属化的半导体芯片；以及具有在其表面上电互连半导体芯片的电接触焊接区的载体衬底；以及遍布的固化成型化合物，其中成型化合物具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
48.根据权利要求47的封装型半导体器件，其中成型化合物包括可固化树脂成分和填料成分，其中填料成分是按足以构成含小于25ppm/℃热膨胀系数或者大于大约50ppm/℃热膨胀系数的固化成型化合物的量提供的。
49.根据权利要求47的封装型半导体器件，其中半导体器件进一步包括与半导体芯片电互连的第二半导体芯片。
50.一种热固性组分，该热固性组分包括选自环氧树脂成分、氧氮杂萘及其组合物的可固化成分；以及选自酐成分、含氮化合物、阳离子催化剂，及其组合物的固化成分；和其中填料成分是按足以构成在固化时含小于大约25ppm/℃热膨胀系数或者大于50ppm/℃热膨胀系数的热固性组分的量提供的，并且其中在固化时热固性组分具有-10MPa/℃～大约10MPa/℃范围内的模量对-65℃～125℃比值。
51.根据权利要求50的热固性组分，适合于用作选自底层填料、管芯安装粘结剂、液体密封剂、成型化合物和端面盖帽密封剂的电子封装材料。
全文摘要
提供含有低K电介质的半导体器件用的电子封装材料。
文档编号H01L23/16GK1898794SQ200480038370
公开日2007年1月17日 申请日期2004年11月9日 优先权日2003年11月10日
发明者麦克尔·G.·托德, 詹姆斯·T.·汉尼克, 劳伦斯·N.·克雷恩, 戈登·C.·费舍 申请人:汉高公司