专利名称：绝缘横向双扩散金属氧化物半导体(ldmos)集成电路技术的制作方法
技术领域：
本发明涉及一种半导体器件，特别是涉及一种改良式横向双扩散金属氧化物半导体(LDMOS)器件。
背景技术：
横向双扩散金属氧化物半导体(LDMOS)为已知的器件，并且形成现代产品的整合部分，如显示面板、电信系统、马达控制器、开关锁电源供应器、变频器以及类似的产品，此设计是为了达成低阻抗及高阻塞电压(blocking voltage)特性。有关这些应用的高压特性需要具有耐电压能力的LDMOS器件，而这些器件可工作于约5V至1000V而不会击穿。
这些LDMOS器件为相当近似于传统FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极。然而，LDMOS器件与传统FET器件不同的部分是传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。
LDMOS器件基本上是一种非对称性的功率金属氧化物半导体场效应晶体管(MOSFET)，其具有共平面的漏极和源极区域，利用双扩散工艺制成。借助在低掺杂的N型漏极区域中建立扩散的P型沟道区域，以达成其低阻抗及高阻塞电压特性。此漏极及源极区域位于栅极区域侧面的相对边上。掺杂浓度以N-及N+来代表n型掺杂材料(n-材料)，以及用P-及P+来表示p型掺杂材料(p-材料)。在漏极侧的低掺杂区域，将由于高阻塞电压而造成大量耗尽层。此沟道区域扩散可使用与源极区域相同的光掩膜来确定，可形成具有处理强电流能力的短沟道。此LDMOS器件可借助扩散技术和离子植入技术制造。
图1所示为一种传统LDMOS器件100的典型结构。硅的N-阱112借助边界113来与P-阱111绝缘。P-阱111由上方表面向下延伸且包括N+区域117，并以117与P-阱111和N-阱112的接面间的距离L110来确定此沟道。N+区域117提供了源极125及漏极130两者的接触区域。随着多晶硅栅极116(在未清楚示出的栅氧化层下方)正电压VG的施加，电流可由源极125穿过沟道而流入N+117、P-阱111以及N-阱112，并借助漏极130聚集于N+117。金属接触窗115将N+区域117与P+区域119予以短路以进行欧姆接触，如此将允许源极电流通过P-阱111，并且借助散热片(heat sink)予以冷却。大多数的LDMOS结构建立于具有一个或多个其它器件结构的衬底上。这些器件利用场氧化(FOX)工艺及利用浅沟槽隔离(STI)区域予以绝缘。在高压(HV)应用中，场氧化(FOX)区域114的作用是提供绝缘以及通过降低电场密度以改善击穿电压。
目前，许多高压横向双扩散金属氧化物半导体(HV LDMOS)器件皆具有长度D120的宽漂移区域(N/P阱)，用以隔离冷却漏极(高电位)及热阱(GND)。此长度D120典型值由漏极130的边缘测量至N/P阱的边界113，设定为5微米(μm)以防止由漏极130(高电位)击穿至基部防护环135(GND)。然而，由于漂移区域宽大的尺寸D120，如5μm，可能会因寄生双极作用而造成LDMOS不慎地失能。此外，漂移区域宽大的尺寸D120同样也增加了LDMOS器件的尺寸大小。
因此，提供一种改良LDMOS器件是有必要的，其提供了a)一种改良技术以抑制介于冷却漏极(热电压)及热阱(GND)间漂移区域中的电场，以及b)通过缩小漂移区域的尺寸以减小器件的尺寸。
发明内容
前面所提及的问题将以一种改良LDMOS器件的装置及方法进行说明。根据本发明的一个实施例，LDMOS器件包括用以控制此器件的栅极、用以连接至栅极的漏极并且形成于第一类型阱中、借助漏极形成电流通路的源极以及沉积于栅极与漏极间的第一场氧化区域。栅极形成于第一类型阱的第一部分及第二类型阱的沟道部分上方。LDMOS还包括沉积于漏极边缘与第二类型阱间的第二场氧化区域。虚拟多晶硅层覆盖几近一半的第二场氧化层，且借助虚拟多晶硅层剩余部分来覆盖第二类型阱的第二部分，以降低漂移区域中的电场。
根据本发明的另一特征，缩小LDMOS器件的漂移区域长度的方法，包括摆放如虚拟多晶硅层的一传导层，用以覆盖场氧化(FOX)区域的一部分及热阱的一部分，如LDMOS器件的P-阱。此场氧化(FOX)区域置于LDMOS器件的冷却漏极(高电位)与热P-阱(GND)之间。于场氧化(FOX)区域下方的漂移区域中形成电场，此电场将因传导层的存在而被抑制。据此，漂移区域的长度也因电场的抑制而缩短。
依据下文中详细说明及参考附图，本发明的其它实施方式、目的及优点将变得显而易见。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一个较佳实施例，并配合附图，作详细说明如下图1所示为根据现有技术传统的LDMOS器件的横截面图；图2所示为根据本发明的一个实施例的改良LDMOS器件的横截面图；图3所示为根据图1传统LDMOS器件中电场梯度的图形；图4所示为根据本发明的一个实施例的图2改良LDMOS器件中电场梯度的图形；以及图5所示为根据本发明的一个实施例的流程图，此流程图关于一种缩短第2图中改良LDMOS器件的漂移区域长度的方法。
主要器件符号100传统的LDMOS器件 110距离L111P-阱 112N-阱113边界 114场氧化(FOX)区域115金属接触窗116多晶硅栅极117N+区域119P+区域120长度D 125源极
130漏极 135基部防护环200改良的LDMOS器件209场氧化(FOX)区域210距离L 211P-阱213边界 214第一场氧化区域215金属接触窗 216多晶硅栅极217N+区域 218第二场氧化区域219P+区域 220长度D225源极 230漏极235基部防护环 250虚拟多晶硅层510、520、530步骤具体实施方式
虽然本发明可做各种更动与替换，在此将以特定实施例的用附图表示的范例予以详细说明。此附图及详细说明并非用以限定本发明所公开的方法，而是用以涵盖在不脱离本发明所附权利要求的精神与范围的各种更动与替换。
各附图中的相同要素将以相同的附图标记表示。本发明说明一种用以改善LDMOS器件性能的装置及方法。根据本发明的一个实施例，LDMOS器件包括用以控制此器件的栅极、形成于第一类型阱中并且用以连接至栅极的漏极、与漏极形成一电流通路的源极、以及沉积于栅极与漏极间的第一场氧化区域。栅极形成于第一类型阱的第一部分及第二类型阱的沟道部分上方。LDMOS还包括沉积于漏极边缘与第二类型阱间的第二场氧化区域。虚拟多晶硅层覆盖几近一半的第二场氧化层，且借助虚拟多晶硅层的剩余部分来覆盖第二类型阱的第二部分，以降低漂移区域中的电场。
图2所示为根据本发明的一个实施例的改良的LDMOS器件的横截面图。虽然本发明的实施例以P沟道的LDMOS器件作说明，但同样还可用于N沟道的LDMOS器件，在本发明的实施例中，所有剩余的半导体结构与其等效的结构皆具有互补极性。
此LDMOS器件200包括源极225、漏极230、形成于多个阱中的栅极216。包括在此多个阱中的是第一类型211(如P-阱)、以及具有与第一类型相反的第二类型212(如N-阱)。硅的N-阱212借助边界213来与P-阱211绝缘。P-阱211由上方表面向下延伸并且包括N+区域217，并以217与P-阱211和N-阱212之间接面间的距离L210来确定此沟道。N+区域217提供了源极225及漏极230两者的接触区域。随着在多晶硅栅极216(在未清楚示出的栅氧化层下方)上施加正电压VG的情况下，电流可由源极225经过沟道而流入N+217、P-阱211以及N-阱212，并借助漏极230聚集于N+217。金属接触窗215将N+区域217与P+区域219予以短路以进行欧姆接触，如此将允许源极电流通过P-阱211，并且通过散热片(heat sink)进行冷却。
如先前所提及，LDMOS结构建立于具有一个或多个其它器件结构的衬底上。这些器件利用场氧化(FOX)区域或浅沟槽隔离(STI)区域予以绝缘。在高压(HV)应用中，场氧化(FOX)区域209、214、218的作用是提供绝缘以及通过降低电场密度以提高击穿电压。此场氧化(FOX)区域214为沉积于栅极216与漏极230间的第一场氧化区域。利用栅极216以覆盖几近一半部分的第一场氧化214区域。此栅极216形成于N-阱212的第一部分252及P-阱211的沟道部分254的上方。场氧化(FOX)区域218为沉积于漏极230与P-阱211间的第二场氧化区域。基部防护环235与P-阱211相连接。形成虚拟多晶硅层250以覆盖几近一半的第二场氧化218区域，并且借助虚拟多晶硅层250的剩余部分来覆盖P-阱211的第二部分256。在一个实施例中，源极225与基部防护环235为接地(GND)的。
在所描述的实施例中，此LDMOS器件200包括具有用以隔离冷却漏极(高电位)及热阱(GND)的漂移区域(N/P阱)，此漂移区域具有长度D220。此漂移区域位于第二场氧化218区域下方。由于虚拟多晶硅层250的存在，将有利于抑制电场。由LDMOS器件100、200所产生的电场强度的额外细节将于图3及图4中予以说明。因为较大抑制电场还有利于将长度D220的典型值降至3微米(μm)，借以避免由高电位漏极230击穿至基部防护环235(GND)。此漂移区域的较短的长度D220将有利于形成较小尺寸的LDMOS器件200。除此之外，漂移区域的较短的长度D220还有利于降低LDMOS器件因寄生双极作用所造成的失能。
在一个实施例中，LDMOS器件200的尺寸与LDMOS器件100相比，几乎缩小了20％。例如LDMOS器件100具有长度D120的值为5μm等同于27.2*42μm2，而LDMOS器件200具有长度D220的值为3μm等同于23.2*40μm2，因此缩小了20％。
利用商业上有效的仿真软件程序进行计算机仿真，用以说明图1中传统LDMOS器件100的漂移区域中所呈现的电场梯度，以及图2中改良的LDMOS器件200的漂移区域中所呈现的电场梯度。
图3及图4所示为计算机仿真的结果，其说明了这两个器件中的每一个的电场特性。于图4中示出了采用虚拟多晶硅层250对电场的影响。
比较图3及图4将可发现，在改良的LDMOS器件200中的电场梯度比LDMOS器件100中的电场梯度较陡(即较不圆滑)且受更大程度的抑制(即封入较小区域)。这是由于虚拟多晶硅层250为电导体，而电场通常不存在于导体之中。由于图4中更大程度的抑制电场，可使漂移区域的长度有利于由约5μm的长度D120缩短至约3μm的长度D220。
图5所示为根据本发明的一个实施例的流程图，此流程图关于一种用以缩短漂移区域长度的方法。在步骤510中，放置传导层如虚拟多晶硅层250，用以覆盖一部分的场氧化(FOX)218区域，以及一部分的热阱(即LDMOS器件200的P-阱211)。此场氧化(FOX)218区域置于LDMOS器件的冷却漏极230与热P-阱211之间。在步骤520中，形成电场于场氧化(FOX)区域下方的漂移区域中，此电场将因510中传导层的存在而被抑制住。在步骤530中，漂移区域长度的缩短反应于所受抑制的电场。第5图中的各个步骤皆可增加、省略、结合、修改或以不同的顺序执行。
虽然本发明已以一些较佳实施例披露如上，然其并非用以限定本发明，本技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，当可作各种的更动与改变，因此本发明的保护范围由所附的权利要求限定。
权利要求
1.一种金属氧化物半导体晶体管器件，包括多个阱，所述多个阱包括第一类型阱及与第一类型阱相反的第二类型阱；栅极，用以控制该金属氧化物半导体器件；漏极，与栅极相连接，并且形成于第一类型阱中；源极，与漏极形成电流通路；第一场氧化区域，沉积于栅极与漏极之间，其中该栅极形成于第一类型阱的第一部分及第二类型阱的沟道部分的上方；以及第二场氧化区域，沉积于漏极与连接至第二类型阱的基部防护环之间，其中虚拟多晶硅层覆盖于几近一半的第二场氧化区域上方，借助该虚拟多晶硅层剩下的部分以覆盖于第二类型阱的第二部分。
2.如权利要求1所述的的器件，其中与不具有该虚拟多晶硅层的横向双扩散金属氧化物半导体器件相较之下，该虚拟多晶硅层可用以抑制漂移区域中电场的产生。
3.如权利要求1所述的器件，其中该金属氧化物半导体器件包含该横向双扩散金属氧化物半导体器件。
4.如权利要求2所述的器件，其中该抑制电场会造成该漂移区域中的长度缩短。
5.如权利要求4所述的器件，其中该漂移区域长度的缩短，使得该横向双扩散金属氧化物半导体器件尺寸缩小了约20％。
6.如权利要求1所述的器件，其中该源极与该基部防护环系连接至共同接地端。
7.如权利要求1所述的器件，其中该漂移区域位于该第二场氧化区域的下方，并且沉积于该漏极边缘与该第二类型阱之间。
8.如权利要求1所述的器件，其中该器件可操作于约5V至1000V的高压范围。
9.如权利要求1所述的器件，其中该第一类型阱为N-阱及第二类型阱为P-阱。
10.如权利要求1所述的器件，其中该栅极覆盖几近一半的第一场氧化区域。
11.一种用以缩短金属氧化物半导体器件的漂移区域长度的方法，至少包含下列步骤放置传导层，并且覆盖于该金属氧化物半导体器件的部分的热阱及部分的场氧化区域上方，其中该场氧化区域位于该金属氧化物半导体器件的冷却漏极与该热阱之间；抑制该场氧化区域下方的该漂移区域中的电场形成，此抑制是由放置该传导层所引起的；以及通过抑制该电场以缩短该漂移区域中的长度。
12.如权利要求11所述的方法，其中该传导层包括虚拟多晶硅层。
13.如权利要求11所述的器件，其中该金属氧化物半导体器件包含该横向双扩散金属氧化物半导体器件。
14.如权利要求12所述的方法，其中该漂移区域长度的缩短，使得该横向双扩散金属氧化物半导体器件尺寸缩小约20％。
15.如权利要求12所述的方法，其中该横向双扩散金属氧化物半导体器件可操作于约5V至1000V的高压范围。
全文摘要
一种横向双扩散金属氧化物半导体(LDMOS)器件包括用以控制此器件的栅极、形成于第一类型阱中并且用以连接至栅极的漏极、与漏极形成电流通路的源极、以及沉积于栅极与漏极间的第一场氧化区域。形成栅极并且覆盖于第一类型阱的第一部分及第二类型阱的沟道部分上方。LDMOS还包括沉积于漏极边缘与第二类型阱间的第二场氧化区域。形成虚拟多晶硅层以覆盖几近一半的第二场氧化层，并且借助虚拟多晶硅层的剩余部分来覆盖第二类型阱的第二部分，以降低漂移区域中的电场。
文档编号H01L21/336GK1734784SQ20051000185
公开日2006年2月15日 申请日期2005年1月18日 优先权日2004年8月3日
发明者蔡铭仁, 徐振富 申请人:台湾积体电路制造股份有限公司