专利名称：多芯片封装、其中使用的半导体器件及其制造方法
技术领域：
本发明的示例性实施例总体上涉及多芯片封装、其中使用的半导体器件及其制造方法。
背景技术：
近年来，随着对于便携式电子产品的迅速增长的需求，对于安装在便携式电子产品中的薄、小和/或轻的元件的需求已经增加了。
传统地，获得所述薄、小和/或轻的元件的方式包括，例如，缩小分立元件的物理尺寸、将多个独立元件集成到单芯片中(例如，片上系统(SOC)技术)和/或将多个独立元件集成到单一封装中(例如，系统封装(SIP)技术)。
此外，SIP技术可与另一传统技术类似，该技术称为多芯片组件(MCM)，其中多个硅芯片可水平或垂直安装于单一封装中。从而，根据传统的MCM技术，多芯片通常可安装在水平方向上，然而在SIP技术中，芯片通常可安装在垂直方向上。
此外，如果采用可小于叠置在大尺寸芯片上的逻辑/存储芯片的射频(RF)芯片，则连接器(例如RF芯片的键合线)的长度可能应该更长。这可能会降低RF芯片的性能并可能在RF芯片和大尺寸芯片之间产生串扰。
从而，当在垂直方向上叠置多个芯片时，RF芯片可通常位于叠层底部。
在上半导体芯片的尺寸大于下半导体芯片的情况下，或者当具有相应地相同尺寸和面积的两个矩形半导体芯片可按交叉方式叠置时，那么，例如由于焊接表面张力和/或引线键合工艺过程中的接触冲击，位于上半导体芯片的悬置部分(hang-over portion)(例如，上芯片的未受下芯片支撑的部分)中的引线键合芯片焊盘可能产生缺陷裂纹。
发明内容
在本发明的示例性实施例中，一种多芯片封装可包括衬底，其包括形成于其上表面的多个衬底焊盘；至少一个第一半导体芯片，其安装于衬底上；以及至少一个第二半导体芯片，其安装于安装有所述至少一个第一半导体芯片的所述衬底上。所述至少一个第二半导体芯片在其下表面上可具有至少一个三维空间，从而使得所述至少一个第一半导体芯片可封闭于所述至少一个三维空间内。
在另一示例性实施例中，所述至少一个三维空间可以是贯穿所述至少一个第二半导体芯片的下表面形成的空腔、沟槽或者其结合。
在另一示例性实施例中，所述至少一个第一和至少一个第二半导体芯片可通过引线键合工艺和倒装焊接工艺中至少之一连接于所述衬底焊盘。
在另一示例性实施例中，所述至少一个第一半导体芯片可通过导电粘合剂附于所述衬底，并且所述至少一个第一半导体芯片、安装部分和所述安装部分的焊接部分可封装在所述至少一个三维空间内。
在另一示例性实施例中，所述至少一个第一半导体芯片可通过绝缘粘合剂附于所述衬底，并且至少一个第一半导体芯片、安装部分和所述安装部分的焊接部分可封装或者暴露于所述至少一个三维空间内。
在另一示例性实施例中，所述至少一个第二半导体芯片、安装部分和所述安装部分的焊接部分可由封装体封装。
在另一示例性实施例中，所述衬底可以是模制引线框架、印刷电路板、直接敷铜板(DBC)、柔性膜和插入器(interposer)中至少之一。
在另一示例性实施例中，所述至少一个第一半导体芯片可以是射频(RF)芯片并且所述至少一个第二半导体芯片可以是用于存储器或逻辑电路的芯片。
在本发明的示例性实施例中，一种多芯片封装可包括衬底，其中多个衬底焊盘可形成于该衬底的上表面；至少一个第一半导体芯片，其安装于衬底上；至少一个无源器件，其安装于所述衬底上；以及至少一个第二半导体芯片，其安装于可安装有所述至少一个第一半导体芯片和所述至少一个无源器件的衬底上。所述至少一个第二半导体芯片在其下表面上可具有至少一个三维空间，从而使得所述至少一个第一半导体芯片和所述至少一个无源器件可封闭于所述至少一个三维空间内。
在本发明的示例性实施例中，一种多芯片封装可包括至少一个衬底，其中多个衬底焊盘可形成于该衬底的上表面和下表面；至少一个第一半导体芯片，其安装于衬底的上表面上；至少一个第二半导体芯片，其安装于衬底的下表面上；至少一个第三半导体芯片，其安装于衬底的上表面，以及至少一个第四半导体芯片，其安装于衬底的下表面。所述至少一个第三半导体芯片可在其非有源表面上具有至少一个三维空间，从而使得所述至少一个第一半导体芯片可封闭于所述至少一个三维空间内。所述至少一个第四半导体芯片在其非有源表面上可具有至少一个三维空间，从而使得所述至少一个第二半导体芯片可封闭于所述至少一个三维空间内。
在另一示例性实施例中，所述至少一个第三半导体芯片和所述至少一个第四半导体芯片中的所述至少一个三维空间可以是贯穿所述至少一个第三和第四半导体芯片的非有源表面形成的空腔、沟槽或者其结合。
在另一示例性实施例中，所述至少一个第一、第二、第三和第四半导体芯片可通过引线键合工艺和倒装焊接工艺中至少之一连接于所述衬底焊盘。
在另一示例性实施例中，所述至少一个第二和至少一个第四半导体芯片、安装部分和所述安装部分的焊接部分可被封装。
在另一示例性实施例中，所述至少一个第一半导体芯片和至少一个第三半导体芯片、安装部分和所述安装部分的焊接部分可被封装。
在本发明示例性实施例中，一种用于多芯片封装中的半导体器件可包括衬底，该衬底具有有源表面和可位于所述有源表面另一侧的非有源表面；以及芯片焊盘，其安装于所述衬底的所述有源表面上，其中至少一个三维空间可形成于所述衬底的所述有源表面或所述非有源表面上。
在本发明示例性实施例中，一种多芯片封装可包括至少一个衬底，其中多个衬底焊盘可形成于该焊盘的有源表面和非有源表面上；以及至少两个半导体芯片，其安装于所述衬底上，其中所述至少两个半导体芯片之一可包括至少一个三维空间，以将另一个半导体芯片封闭于所述至少一个三维空间内。
在本发明示例性实施例中，公开了一种多芯片封装的制造方法。该方法可至少包括在衬底的上表面上安装多个衬底焊盘；在衬底上安装至少一个第一半导体芯片；以及在衬底上安装至少一个第二半导体芯片，其中所述至少一个第二半导体芯片在其表面上可包括至少一个三维空间，从而使得所述至少一个第一半导体芯片封闭在所述至少一个三维空间内。
参考以下结合附图对其进行的详细说明，本发明的示例性实施例将易于理解，附图中图1是示出根据本发明的多芯片封装的示例性实施例的平面图；图2是沿图1的线II-II′的剖视图；图3A至5B是示出根据本发明的多芯片封装的各个制造工艺的示例性
具体实施例方式
通过参照以下对示例性实施例的详细说明和附图，可更易于理解示例性实施例。然而，本发明可以许多不同方式实施，并且不应理解为局限于在此描述的实施例。提供这些示例性实施例，以使得该公开透彻和完全并向本领域技术人员充分传达本发明的原理。全文中，相同附图标记表示相同元件。
同时应当注意，为了在此说明这些示例性实施例，所述视图将示出本发明的示例性实施例的方法和器件的一般特征。然而，这些视图不是成比例的并且可能不是精确地反应任一给定实施例的特征，并且不应解释为界定或者限定本发明范围内示例性实施例的数值范围或者特性。
具体而言，为了清楚起见，层或半导体芯片的相对厚度和定位可被缩小或夸大。此外，当半导体芯片直接形成于基准层或衬底上或者形成于覆盖基准层的其他层或图案上时，该半导体芯片被认为形成于另一层或衬底“上”。应当进一步理解的是，当半导体芯片被称为“位于”或“形成于”另一层或衬底上时，该半导体芯片可直接位于所述其他层或衬底上，或者也可存在有中间层。
参照图1和2，将说明根据本发明的示例性实施例的多芯片封装。
图1是示出根据本发明的多芯片封装的示例性实施例的平面图，图2是沿图1的线II-II′的剖视图。
如图1和2所示，在根据本发明的示例性实施例的多芯片封装中，缩小尺寸的第一芯片120可附于衬底110上。该衬底110可包括形成于其上表面的多个衬底焊盘(substrate bonding pad)111和112以及形成于其下表面的多个引脚(terminal)115。
衬底110可以是，例如，模制引线框架，印刷电路板，直接敷铜板(DBC)，柔性膜等。该DBC可被称为衬底，其中铜层可分别附于绝缘陶瓷衬底的两个表面上。
此外，在半导体芯片和组件(PC)基板之间提供电连接和/或机械柔性的插入器也可用作衬底110。
插入器可由弹性材料制成，例如但不限于带、聚酰亚胺和/或塑料材料。插入器还可包括单个或者多个构成图案的重新互连层、无源器件等。
在示例性实施例中，第一衬底焊盘111可连接于第一芯片120，第二衬底焊盘112可连接于第二芯片130。
通过使第一芯片120封入空腔140的内部，具有空腔140的大尺寸的第二芯片130可附于缩小尺寸的第一芯片120。
在示例性实施例中，空腔140可以是形成于第二芯片130的下表面上的三维空间，从而第一芯片120可置于空腔140内。
例如，第一芯片120和第二芯片130可以是边缘焊盘芯片型(edge padchip type)，其中芯片焊盘121和131可沿芯片120和130的四边形成。在示例性实施例中，形成于第一芯片120和第二芯片130上的芯片焊盘121和131可形成为中心焊盘型，或形成为芯片焊盘121和131可沿芯片120和130的两边形成的边缘焊盘型。
此外，第一芯片120和第二芯片130可具有有源表面，其上可形成芯片焊盘121和131。第一芯片120和第二芯片130的有源表面可形成为面向同一方向(例如，两芯片的有源表面均朝上)。第一芯片120和第二芯片130的非有源表面，其可以是有源表面的另一侧，可用于连接。第一芯片120和第二芯片130可通过导电粘合剂和/或绝缘粘合剂附于衬底110。应当理解，也可采用其他类型的粘合剂。应当进一步理解的是，也可采用其他连接技术，以将第一芯片120和第二芯片130附于衬底110上。
第一芯片120的芯片焊盘121可通过第一键合线151电性连接于第一衬底焊盘111，第二芯片130的芯片焊盘131可通过第二键合线152电性连接于第二衬底焊盘112。
具体地，空腔140可通过例如选择蚀刻工艺形成于第二芯片130的非有源表面上。应当理解，也可采用其他工艺形成该空腔。空腔140应该形成足够长，以保证第一芯片120的高度和第一键合线151的拱丝高度可装入空腔140内。
空腔140内的第一芯片120、第一键合线151和第一键合线151的焊接部分可由绝缘层141封装。然而，应当理解，如果用于将第一和第二芯片120和130附于衬底110的粘合剂160用作绝缘粘合剂，则可不需要形成绝缘层141。然而，如果粘合剂160用作导电粘合剂，则可形成绝缘层141，其可用作绝缘材料。换句话说，当使用粘合剂160作为绝缘粘合剂时，应该不形成绝缘层141，从而由于第一芯片120可由第二芯片130保护而不用考虑空腔140的内部是否已经被封装，空腔140的内部可以保持为空的。
第二芯片130、第二键合线152和第二键合线152的焊接部分可由封装体170封装。焊球180可附于衬底110的引脚115，其可用作例如外部连接引脚。通过使焊球180经由形成于衬底110上的电路互连(未示出)而连接于衬底焊盘111和112，焊球180可电性连接于第一芯片120和第二芯片130。
在示例性实施例中，第二芯片130的厚度t1可大致为200-350μm，并且在第二芯片130的非有源表面中间形成的空腔140的深度t2可大致为150-300μm。此外，位于空腔140内的第一芯片120的厚度b、第一芯片120和第二芯片130的键合线151和152的高度c和g以及第一芯片120的键合线151和空腔140之间的厚度d均可分别确定在大致50-100μm的范围内。在示例性实施例中，粘合剂160的厚度a可大致为20-50μm，封装体170的厚度h可大致为300-450μm。
在示例性实施例中，位于空腔140内的缩小尺寸的第一芯片120可以是射频(RF)芯片，而具有空腔140的大尺寸的第二芯片130可以是用作存储或逻辑电路的芯片。通常，与大尺寸芯片相比，RF芯片的尺寸应该大致被缩小。
参照图3A至5B以及图1和2，将说明一种制造根据本发明示例性实施例的多芯片封装的方法。
在示例性实施例中，可准备在有源表面A上具有多个芯片焊盘121的缩小尺寸的第一芯片120和在有源表面C上具有多个芯片焊盘131的大尺寸的第二芯片130。
如图3A和3B所示，通过进行例如选择蚀刻工艺，空腔140可形成为厚度t2。应当理解，也可采用其他工艺形成该空腔。选择蚀刻工艺可在具有厚度t1的第二芯片130的非有源表面D上使用掩模。从而，在示例性实施例中，空腔140应该具有足够的空间，以封闭第一芯片120和键合线121。
如图4A和4B所示，第一芯片120的非有源表面B可利用导电粘结剂或绝缘粘结剂(例如环氧树脂)附于衬底110。应当理解，也可采用其他类型粘合剂。同时应当理解也可采用其他连接技术以将第一芯片120和第二芯片130附于衬底110。作为示例性实施例，第一芯片120可附于衬底110上的空腔140的中心。
可使用由导体材料(例如，金(Au))制成的第一键合线151进行第一引线键合工艺，以将形成于第一芯片120的有源表面A上的芯片焊盘121电性连接到衬底110的对应的第一衬底焊盘111。应当理解可采用其他导电材料。
可形成由环氧树脂模制的绝缘层141，以封装第一芯片120、第一键合线151和第一键合线151的焊接部分。在示例性实施例中，绝缘层141可形成为不超过空腔140的面积，并且绝缘层141可形成为填充空腔140的内部空间。从而，根据用于将第一芯片120和第二芯片130附于衬底110的粘合剂的种类，可以形成或不形成绝缘层141。换句话说，如果采用导电粘合剂，由于降低或防止发生电短路和/或保证适当的绝缘特性的模制工艺，应该形成绝缘层141。或者，如果采用绝缘粘合剂，应该不形成绝缘层141，从而简化制造工艺并使空腔140的内部空间保持为空的。
如图5A和5B所示，其上形成有空腔140的第二芯片130的非有源表面D可以使用例如导电粘合剂或绝缘粘合剂160(即环氧树脂)附于衬底110上，以封闭第一芯片120和第一键合线151。
返回参照图1和2，可利用第二键合线152进行第二引线键合工艺。
可通过模制工艺形成由例如环氧树脂制成的封装体170，以封装第二芯片130、第二键合线152和第二键合线152的焊接部分。
在完成该模制工艺后，焊球180可附于引脚115，其可用作外部连接引脚。
在另外的示例性实施例中，利用凸块的倒装焊接方法(flip-chip bondingmethod)可用以将半导体芯片的芯片焊盘电性连接于衬底焊盘。
此外，在另一示例性实施例中，可应用不同焊接方法(heterogeneousbonding method)，其可采用倒装焊接方法和引线键合方法。
根据上述多芯片封装(例如，当大尺寸上芯片130叠置于缩小尺寸的下芯片120上)，可不使用单独的间隔件来配置上芯片130，该上芯片130无需具有用于引线键合下芯片的悬置部分和空间。此外，下芯片120可与由上芯片130产生的噪声相隔离。
参照图6和7，将说明根据本发明另一示例性实施例的多芯片封装。
图6是示出根据本发明另一示例性实施例的多芯片封装的平面图，图7是沿图6的线VII-VII′的剖视图。
如图6和7所示，缩小尺寸的第一芯片220和缩小尺寸的第二芯片230可附于衬底210的上表面和/或衬底210的下表面上，其中在衬底210的上表面可形成多个衬底焊盘211、212和213，在衬底下表面可形成多个引脚215。应当理解，在先前示例性实施例中使用的衬底可由衬底210取代。
在示例性实施例中，第一衬底焊盘211可连接于第一芯片220，第二衬底焊盘212可连接于第二芯片230，第三衬底焊盘213可连接于第三芯片240。
具有第一和第二空腔250和260的大尺寸第三芯片240可形成于缩小尺寸的第一和第二芯片220和230上。从而，这使得第一和第二芯片220和230分别封闭于第一和第二空腔250和260的内部。
第一、第二和第三芯片220、230和240可分别为例如边缘焊盘芯片型(edge pad chip type)，其中芯片焊盘221、231和241可分别沿第一、第二和第三芯片220、230和240的四边形成。在示例性实施例中，形成于第一、第二和第三芯片220、230和240上的芯片焊盘221、231和241可形成为中心焊盘型，或形成为芯片焊盘221、231和241可沿各芯片的两侧形成的边缘焊盘型。
此外，其上可形成芯片焊盘221、231和241的第一、第二和第三芯片220、230和240的有源表面可面向相同方向。第一、第二和第三芯片220、230和240的非有源表面可用于连接，其可以是有源表面的另一侧。第一、第二和第三芯片220、230和240可通过例如导电粘合剂和/或绝缘粘合剂270附于衬底210。应当理解，也可采用其他类型的粘合剂。同时应当理解，可采用其他连接技术将半导体芯片221、231和241附于衬底210。
第一芯片220的芯片焊盘221可通过第一键合线222电性连接于第一衬底焊盘211，第二芯片的芯片焊盘231可通过第二键合线232电性连接于第二衬底焊盘212。此外，第三芯片240的芯片焊盘241可通过第三键合线242电性连接于第三衬底焊盘213。
第一和第二空腔250和260可通过例如选择蚀刻工艺分别形成于第三芯片240的非有源表面。应当理解，可采用其他工艺形成该空腔。第一和第二空腔250和260应该形成为足够长，以保证第一和第二芯片220和230的高度以及第一和第二键合线222和232的拱丝高度可装入空腔250、260内。
第一空腔250内的第一芯片220、第一键合线222和第一键合线222的焊接部分可由第一绝缘层251封装。此外，第二空腔260内的第二芯片230、第二键合线232和第二键合线232的焊接部分可由第二绝缘层261封装。
在使用粘合剂将第一、第二和第三芯片220、230和240附于衬底210的示例性实施例中，可以不形成绝缘层251和261。在使用导电粘合剂270的另外的示例性实施例中，考虑到所需绝缘特性可形成绝缘层251和261。换句话说，当使用绝缘粘合剂作为粘合剂270时，由于第一和第二芯片220和230可由第三芯片240保护而不用考虑空腔250和260的内部是否已经被封装，可不形成绝缘层251和261并且空腔250和260的内部可保持为空的。
第三芯片240、第三键合线242和第三键合线242的焊接部分可由封装体280封装。焊球290可附于衬底210的引脚215，其可用作外部连接引脚。通过使焊球290经由形成于衬底210上的电路互连(未示出)而连接于衬底焊盘211和212，焊球290可电性连接于第一、第二和第三芯片220、230和240。
从而，如示例性实施例中所示，可配置多芯片，其中大尺寸上芯片240可具有形成于其非有源表面上的多个空腔250、260并且多个缩小尺寸的芯片220、230封闭于多个空腔250、260内。
在根据本发明示例性实施例的多芯片封装中，当大尺寸上芯片叠置于缩小尺寸的下芯片上时，可不使用单独的间隔件来配置上芯片，可防止上芯片具有用于引线键合下芯片的悬置部分和空间。此外，下芯片可与由上芯片产生的噪声相隔离。此外，在多个下芯片可位于上芯片之下的情况下，可降低或防止多个下芯片之间的诸如串扰的干扰现象。
应该理解，制造根据先前示例性实施例的多芯片封装的方法可基本相同，除了第一和第二空腔250和260可形成于可放置第一和第二下芯片220和230的第三芯片240的内部之外。
将参照图8、9A和9B说明根据本发明另一示例性实施例的多芯片封装。
图8是示出根据本发明另一示例性实施例的多芯片封装的平面图。图9A是沿图8的线X-X′的剖视图，图9B是沿图8的线Y-Y′的剖视图。
如图8、9A和9B所示，在根据本发明另一示例性实施例的多芯片封装中，第一芯片320可附于衬底310的上表面和/或衬底310的下表面，其中在衬底上表面可形成多个衬底焊盘311和312，在衬底下表面可形成多个引脚315。应当理解，在先前示例性实施例中使用的同一衬底可代替衬底310。
在示例性实施例中，第一衬底焊盘311可连接于第一芯片320，第二衬底焊盘312可连接于第二芯片330。
具有沟槽340的第二芯片330可形成于矩形第一芯片320的上部，使得第一芯片320将封闭于沟槽340的内部。此外，第二芯片330可在垂直于第一芯片320的方向上叠置于第一芯片320上并可附于衬底310。应当理解，第一芯片320和第二芯片330可以是矩形。
此外，沟槽340可形成为三维空间，其中可设置第一芯片320。应当理解，沟槽340可贯穿第二芯片330的一个方向。
第一芯片320和第二芯片330可以是例如边缘焊盘芯片型，其中芯片焊盘321和331可沿芯片320和330的所有四边形成。在示例性实施例中，形成于第一和第二芯片320和330上的芯片焊盘321和331可形成为中心焊盘型或形成为芯片焊盘321和331可沿芯片320和330两侧形成的边缘焊盘型。
此外，第一芯片320和第二芯片330可具有有源表面。第一芯片320和第二芯片330的有源表面可形成为面向相同方向。第一和第二芯片320和330的非有源表面可用于连接，其为有源表面的另一侧。第一芯片320和第二芯片330可通过例如导电粘合剂和/或绝缘粘合剂350附于衬底310。应当理解，可采用其他类型的粘合剂。同样应当理解，可采用其他连接技术将第一芯片320和第二芯片330附于衬底310。
第一芯片320的芯片焊盘321可通过第一键合线322电性连接于第一衬底焊盘311，第二芯片330的芯片焊盘331可通过第二键合线332电性连接于第二衬底焊盘312。
在示例性实施例中，沟槽340可通过例如选择蚀刻工艺形成于第二芯片330的非有源表面。应当理解，可采用其他工艺形成沟槽。沟槽340的凹空深度应该形成为足够长，以保证第一芯片320的高度和第一键合线322的拱丝高度可装入沟槽340内。
第一和第二芯片320和330、第一和第二键合线322和332以及第一和第二键合线322和332的焊接部分可通过封装体360封装。焊球370可附于衬底310的引脚315，其可用作例如外部连接引脚。通过使焊球370经由形成于衬底310上的电路互连(未示出)而连接于衬底焊盘311和312，焊球370可电性连接于第一芯片320和第二芯片330。
参照图10A至12B以及图8、9A和9B，将说明一种制造根据本发明另一示例性实施例的多芯片封装的方法。
可在有源表面A′上准备具有多个芯片焊盘321的第一芯片320和具有多个芯片焊盘331的第二芯片330。如图10A和10B所示，通过使用掩模在第二芯片330的非有源表面B′上进行选择蚀刻工艺，第二芯片330可形成为具有厚度t1并且沟槽340可形成为具有厚度t2。在示例性实施例中，沟槽340应该具有足够空间，以封闭第一芯片320和第一键合线321。
如图11A和11B所示，第一芯片320的非有源表面D′可使用例如导电粘合剂和/或绝缘粘合剂350(例如环氧树脂)附于衬底310上。应当理解，也可采用其他粘合剂。同样应当理解，可采用其他连接工艺将第一芯片320附于衬底310。在示例性实施例中，矩形第一芯片320可沿沟槽340将形成于衬底310上的区域连接。
可使用由导体材料(例如，金(Au)线)制成的第一键合线322进行第一引线键合工艺，以将形成于第一芯片320的有源表面C′上的芯片焊盘321电性连接于衬底310的对应第一衬底焊盘311。应当理解也可采用其他类型导电材料。
如图12A和12B所示，其上形成沟槽340的第二芯片330的非有源表面B′可使用导电粘合剂和/或绝缘粘合剂350(例如环氧树脂)附于衬底310上，以封闭第一芯片320和第一键合线321。同样应当理解，可采用其他连接技术将第二芯片330附于衬底310上。
可使用由导体材料(例如，金(Au)线)制成的第二键合线332进行第二引线键合工艺，以将形成于第二芯片330的有源表面的芯片焊盘331电性连接于衬底310的对应第二衬底焊盘312。同样，应当理解也可采用其他类型导电材料。
再次参照图8、9A和9B，可通过模制工艺形成由例如环氧树脂制成的封装体360，以封装第一和第二芯片320和330、第一和第二键合线322和332以及第一和第二键合线322和332的焊接部分。
在完成该模制工艺后，焊球370可附于引脚315，该焊球可用作外部连接引脚。
从而，作为示例性实施例，利用凸块的倒装焊接方法可用以将半导体芯片的芯片焊盘电性连接于衬底焊盘。
此外，在另一示例性实施例中，可应用不同焊接方法，其可采用倒装焊接方法和引线键合方法。
参照图13、14A和14B，将说明根据本发明另一示例性实施例的多芯片封装。
图13是示出根据本发明另一示例性实施例的多芯片封装的平面图。图14A是沿图13的线X-X′的剖视图，图14B是沿图13的线Y-Y′的剖视图。
如图13、14A和14B所示，在根据本发明另一示例性实施例的多芯片封装中，矩形第一和第二芯片420和430可并排附于衬底410的上表面和/或衬底410的下表面，其中在衬底410上表面上可形成多个衬底焊盘411、412和413，在衬底410下表面上可形成多个引脚415。应当理解，在先前示例性实施例中使用的相同衬底可由衬底410代替。
在示例性实施例中，第一衬底焊盘411可连接于第一芯片420，第二衬底焊盘412可连接于第二芯片430，第三衬底焊盘413可连接于第三芯片440。
分别具有第一和第二沟槽450和460的矩形第三芯片440可形成于矩形第一和第二芯片420和430的上部，使得第一和第二芯片420和430可封闭于第一和第二沟槽450和460的内部。此外，第三芯片440在垂直于第一和第二芯片420和430的方向上叠置于第一和第二芯片420和430上并且可附于衬底410。
第一、第二和第三芯片420、430和440可分别为例如边缘焊盘芯片型，其中芯片焊盘421、431可沿对应芯片420和430的所有四边形成，芯片焊盘441可沿除第一和第二沟槽450和460所在位置之外的四边形成。在示例性实施例中，形成于第一、第二和第三芯片420、430和440上的芯片焊盘421、431和441可形成为中心焊盘型，或形成为芯片焊盘421、431和441可沿各芯片的两侧形成的边缘焊盘型。
此外，其上可形成芯片焊盘421、431和441的第一、第二和第三芯片420、430和440的有源表面可面向相同方向。第一、第二和第三芯片420、430和440的非有源表面可用于连接，其可以是有源表面的另一侧。第一、第二和第三芯片420、430和440可通过例如导电粘合剂和/或绝缘粘合剂附于衬底410。应该理解，也可以采用其他类型的粘合剂。同时应当理解，也可采用其他连接技术将半导体芯片420、430和440附于衬底410。
第一芯片420的芯片焊盘421可通过第一键合线422电性连接于第一衬底焊盘411，第二芯片430的芯片焊盘431可通过第二键合线432电性连接于第二衬底焊盘412。此外，第三芯片440的芯片焊盘441可通过第三键合线442电性连接于第三衬底焊盘413。
在示例性实施例中，第一和第二沟槽450和460可通过例如选择蚀刻工艺分别形成于第三芯片440的非有源表面。应当理解，可采用其他工艺形成沟槽。第一和第二沟槽450和460的中空的深度应该形成为足够长，以保证第一和第二芯片420和430的高度以及第一和第二键合线421和431的拱丝高度可装入沟槽内。
第一、第二和第三芯片420、430和440，第一、第二和第三键合线422、432和442以及第一、第二和第三键合线422、432和442的焊接部分可由封装体480封装。焊球490可附于衬底410的引脚415上，该焊球可用作外部连接引脚。通过使焊球490经由形成于衬底410上的电路互连(未示出)而连接于衬底焊盘411、412和413，焊球490可电性连接于第一芯片420、第二芯片430和第三芯片440。
与根据本发明先前示例性实施例的多芯片封装的制造方法相似的方式，可以执行根据本发明示例性实施例的多芯片封装的制造方法。
在另一示例性实施例中，应当理解，通常可同时制造多个封装，然后在工艺的最终阶段分成各个封装。
此外，应当理解，同时具有一个或多个和/或一个或多个沟槽的多芯片封装可通过合并本发明的上述示例性实施例的各个方面来进行制造。
在另一示例性实施例中，参照图15和16，将说明根据本发明另一示例性实施例的多芯片封装。
图15是示出根据本发明另一示例性实施例的多芯片封装的平面图，图16是沿图15的线X-X′的剖视图。
如图15和16所示，在根据本发明另一示例性实施例的多芯片封装中，缩小尺寸的第一芯片520和第二芯片530可分别附于衬底510的上表面和/或衬底510的下表面，其中可形成衬底510的上表面的多个衬底焊盘511、512和513，可形成衬底510的下表面的多个引脚515。作为示例性实施例，第二芯片530可以是矩形。应当理解，先前示例性实施例中的相同衬底可由衬底510替代。
在示例性实施例中，第一衬底焊盘511可连接于缩小尺寸的第一芯片520，第二衬底焊盘512可连接于矩形第二芯片530，第三衬底焊盘513可连接于大尺寸第三芯片540。
具有空腔550和沟槽560的大尺寸第三芯片540可叠置或形成于缩小尺寸的第一芯片520和矩形第二芯片530上。
具体而言，大尺寸第三芯片540可附于衬底510，以使得缩小尺寸的第一芯片520封闭于空腔550内部，矩形第二芯片530封闭于沟槽560内部。
第一、第二和第三芯片520、530和540可分别是例如边缘焊盘芯片型，其中芯片焊盘521、531和541可分别沿第一、第二和第三芯片520、530和540的所有四边形成。在示例性实施例中，形成于第一、第二和第三芯片520、530和540上的芯片焊盘521、531和541可形成为中心焊盘型，或形成为芯片焊盘521、531和541可沿各芯片的两边形成的边缘焊盘型。
此外，其上可形成芯片焊盘521、531和541的第一、第二和第三芯片520、530和540的有源表面可面向相同方向。第一、第二和第三芯片520、530和540的非有源表面可用于连接，其可以是有源表面的另一侧。第一、第二和第三芯片520、530和540可通过例如导电粘合剂和/或绝缘粘合剂570附于衬底510。应当理解，可采用其他类型粘合剂。同时应当理解，可采用其他连接技术将芯片520、530和540附于衬底510。
第一芯片520的芯片焊盘521可通过第一键合线522电性连接于第一衬底焊盘511，第二芯片530的芯片焊盘531可通过第二键合线532电性连接于第二衬底焊盘512。此外，第三芯片540的芯片焊盘541可通过第三键合线542电性连接于第三衬底焊盘513。
在示例性实施例中，空腔550和沟槽560可通过例如选择蚀刻工艺形成于第三芯片540的非有源表面。换句话说，空腔550和沟槽560可构造为第三芯片540内的三维空间。应当理解，可采用其他工艺形成沟槽。空腔550和沟槽560各自应该形成为足够长，以保证缩小尺寸的第一芯片520和矩形第二芯片530的高度以及第一和第二键合线522和532的拱丝高度可装入空腔550或沟槽560内。
空腔550内的第一芯片520、第一键合线522和第一键合线522的焊接部分可由绝缘层551封装。
在示例性实施例中，在可使用绝缘粘合剂570的情况下，考虑到所需绝缘特性可形成绝缘层551。换句话说，如果采用绝缘粘合剂570作为粘合剂，由于第一芯片520可由第二芯片530保护而不考虑空腔540的内部是否已经被封装，可不形成绝缘层541并且空腔540的内部可保持为空的。
第二和第三芯片530和540、第二和第三键合线532和542以及第二和第三键合线532和542的焊接部分可由封装体580封装。焊球590可附于衬底510的引脚515，其可用作外部连接引脚。通过使焊球590经由形成于衬底510上的电路互连(未示出)而连接于衬底焊盘511、512和513，焊球590可电性连接于第一芯片520、第二芯片530和第三芯片540。
从而，如示例性实施例所示，可配置多芯片，其中大尺寸上芯片540可具有形成于其非有源表面上的多个空腔550和多个沟槽560，并且多个缩小尺寸的芯片520和多个矩形芯片530封闭于多个空腔550和沟槽560内。
在另一示例性实施例中，参照图17说明根据本发明另一示例性实施例的多芯片封装。
图17是示出根据本发明另一示例性实施例的多芯片封装的剖视图。
如图17所示，缩小尺寸的第一芯片620以及第一和第二无源器件631和632可附于衬底610的上表面和/或衬底610的下表面，其中可形成衬底610上表面的多个衬底焊盘611和612，可形成衬底610下表面的多个引脚615。应当理解，先前示例性实施例中的相同衬底可由衬底610替代。
在示例性实施例中，第一衬底焊盘611可连接于缩小尺寸的第一芯片620，第二衬底焊盘612可连接于第二芯片640。此外，第一和第二无源器件631和632可以是，但不限于例如电容器件、电感器件和/或电阻器件。
具有空腔650的大尺寸的第二芯片640可叠置于缩小尺寸的第一芯片620的上部，并且第一和第二无源器件631和632可附于衬底610，以使得缩小尺寸的第一芯片620以及第一和第二无源器件631和632可封闭于空腔650内部。
具体而言，空腔650可通过使大尺寸的第二芯片640的下表面凹陷而形成为三维空间形式。在示例性实施例中，该三维空间可具有上述沟槽的形式。
第一和第二芯片620和640可分别是例如边缘焊盘芯片型，其中芯片焊盘621和641可沿芯片620和640的所有四边形成。在示例性实施例中，形成于第一和第二芯片620和640上的芯片焊盘621和641可形成为中心焊盘型或边缘焊盘型，其中芯片焊盘621和641可沿芯片620和640的两边形成。
此外，其上可形成芯片焊盘621和641的第一芯片620和第二芯片640的有源表面可面向相同方向。第一芯片620和第二芯片640的非有源表面可用于连接，其可以是有源表面的另一侧。第一芯片620和第二芯片640可通过例如导电粘合剂和/或绝缘粘合剂670附于衬底610。此外，在示例性实施例中，第一和第二无源器件631和632可通过例如导电粘合剂附于衬底610。应当理解，可采用其他粘合剂以将芯片和/或无源器件附于衬底。同时应当理解，可采用其他连接技术将芯片和无源器件附于衬底。
第一芯片620的芯片焊盘621可通过第一键合线622电性连接于第一衬底焊盘611，第二芯片640的芯片焊盘641可通过第二键合线642电性连接于第二衬底焊盘612。
在示例性实施例中，空腔650应该形成为足够长，以保证缩小尺寸的第一芯片620的高度、第一和第二无源器件631和632的高度以及第一键合线622的拱丝高度可装入空腔650内。空腔650内的第一芯片620、第一和第二无源器件631和632、第一键合线622以及第一键合线622的焊接部分可由绝缘层651封装。
第二芯片640、第二键合线642和第二键合线642的焊接部分可由封装体680封装。焊球690可附于衬底610的引脚615，其可用作例如外部连接引脚。通过使焊球690经由形成于衬底610上的电路互连(未示出)而连接于衬底焊盘611和612，焊球690可电性连接于第一芯片620和第二芯片640。
从而，如示例性实施例所示的多芯片，其中多个空腔或多个沟槽或者其结合可形成于大尺寸上芯片的非有源表面上。
参照图18，将说明根据本发明另一示例性实施例的多芯片封装。
图1 8是示出根据本发明另一示例性实施例的多芯片封装的剖视图。
如图18所示，在根据本发明另一示例性实施例的多芯片封装中，多芯片可叠置于衬底710的上部和下部。作为示例性实施例，多个衬底焊盘711和712可形成于上表面，多个衬底焊盘713和714以及多个引脚715可形成于下表面。
在示例性实施例中，衬底710可用作如上所述的插入器的一部分，其能够在衬底710的上部和下部叠置多芯片。此外，本发明的先前示例性实施例中的相同衬底可由衬底710替代。
缩小尺寸的第一芯片720可附于衬底710的上部。在第一芯片720上具有空腔或沟槽形式的三维空间761的大尺寸的第二芯片730可附于衬底710的上部，使得缩小尺寸的第一芯片720可由三维空间761内部封闭。
以与第一和第二芯片720和730相同方式，缩小尺寸的第三芯片740可附于衬底710的下部，与衬底710上对应位置的第一芯片720直接相对。在第三芯片740上具有空腔或沟槽形式的三维空间762的大尺寸第四芯片750可附于衬底710的上部，使得缩小尺寸的第三芯片740由该三维空间762内部封闭。
在示例性实施例中，三维空间761和762可分别形成于第二芯片730和第四芯片750的非有源表面上。
在其他示例性实施例中，第一衬底焊盘711可连接于第一芯片720，第二衬底焊盘712可连接于第二芯片730，第三衬底焊盘713可连接于第三芯片740，第四衬底焊盘714可连接于第四芯片750。
第一、第二、第三和第四芯片720、730、740和570可分别为边缘焊盘芯片型，其中芯片焊盘721、731、741和751可分别沿各对应芯片720、730、740和750的所有四边形成。在示例性实施例中，形成于第一、第二、第三和第四芯片720、730、740和750上的芯片焊盘721、731、741和751可形成为中心焊盘型，或形成为芯片焊盘721、731、741和751可沿各芯片的两边形成的边缘焊盘型。
第一芯片720的芯片焊盘721可通过第一键合线722电性连接于第一衬底焊盘711，第二芯片730的芯片焊盘731可通过第二键合线732电性连接于第二衬底焊盘712。此外，第三芯片740的芯片焊盘741可通过第三键合线742电性连接于第三衬底焊盘713，第四芯片750的芯片焊盘751可通过第四键合线752电性连接于第四衬底焊盘714。
第二和第四芯片730和750、第二和第四键合线732和752以及第二和第四键合线732和752的焊接部分可分别由封装体781和782封装。
焊球790可附于衬底710的引脚715，其可用作例如外部连接引脚。通过使焊球790经由形成于衬底710上的电路互连(未示出)而连接于衬底焊盘721、731、741和751，焊球790可电性连接于第一、第二、第三和第四芯片720、730、740和750。
从而，示例性实施例示出多芯片，其中多个空腔或多个沟槽或者其结合可形成于衬底的上表面和/或下表面上。
从而，示例性实施例示出形成于衬底上表面和/或下表面上的至少一个上芯片和至少一个下芯片。该上芯片可叠置在一个下芯片或者多个下芯片上。也可有多个上芯片叠置在一个或多个下芯片上，或者叠置的上芯片和下芯片的任意结合叠置于衬底的上表面和/或下表面上。
根据示例性实施例，多芯片封装(例如，当大尺寸上芯片可叠置于缩小尺寸的下芯片上时)，上芯片无需悬置部分。
根据上面的示例性实施例，可通过选择蚀刻工艺在上芯片上形成空腔或沟槽，从而上芯片可叠置在下芯片上而无需单独间隔件。
根据示例性实施例，由于所形成的空腔或沟槽，下芯片可与在上芯片中产生的噪声相隔离。
根据示例性实施例，在可形成多个下芯片的情况下，可减少或防止多个下芯片之间的干扰。
如示例性实施例中所述，本发明中的术语“空腔”或“沟槽”可表示形成于芯片上的三维空间。然而，应该理解，空隙或沟槽可涉及形成于芯片上的孔洞、开口、缝隙、凹陷、中空空间、空间或者凹坑。
虽然上面已经详细说明了本发明的示例性实施例，但是本发明并不局限于这些具体实施例，对于本领域技术人员来说，在不脱离本发明范围的情况下可对本发明进行多种改变。
权利要求
1.一种多芯片封装，包括衬底，其包括形成于其上表面的多个衬底焊盘；至少一个第一半导体芯片，其安装于衬底上；以及至少一个第二半导体芯片，其安装于安装有所述至少一个第一半导体芯片的所述衬底上，所述至少一个第二半导体芯片在其下表面上具有至少一个三维空间，从而使得所述至少一个第一半导体芯片可封闭于所述至少一个三维空间内。
2.如权利要求1所述的多芯片封装，其中所述至少一个三维空间是贯穿所述至少一个第二半导体芯片的下表面形成的空腔、沟槽或者其结合。
3.如权利要求2所述的多芯片封装，其中所述至少一个第一和至少一个第二半导体芯片通过引线键合工艺和倒装焊接工艺中至少之一连接于所述衬底焊盘。
4.如权利要求1所述的多芯片封装，其中所述至少一个第一半导体芯片通过导电粘合剂附于所述衬底，并且所述至少一个第一半导体芯片、安装部分和所述安装部分的焊接部分封装在所述至少一个三维空间内。
5.如权利要求1所述的多芯片封装，其中所述至少一个第一半导体芯片通过绝缘粘合剂附于所述衬底，并且至少一个第一半导体芯片、安装部分和所述安装部分的焊接部分封装或者暴露于所述至少一个三维空间内。
6.如权利要求1所述的多芯片封装，其中所述至少一个第二半导体芯片、安装部分和所述安装部分的焊接部分由封装体封装。
7.如权利要求1所述的多芯片封装，其中所述衬底是模制引线框架、印刷电路板、直接敷铜板、柔性膜和插入器中至少之一。
8.如权利要求1所述的多芯片封装，其中所述至少一个第一半导体芯片是射频芯片并且所述至少一个第二半导体芯片是用于存储器或逻辑电路的芯片。
9.一种多芯片封装，包括衬底，其包括形成于其上表面的多个衬底焊盘；至少一个第一半导体芯片，其安装于衬底上；至少一个无源器件，其安装于所述衬底上；以及至少一个第二半导体芯片，其安装于安装有所述至少一个第一半导体芯片和所述至少一个无源器件的衬底上，所述至少一个第二半导体芯片在其下表面上具有至少一个三维空间，从而使得所述至少一个第一半导体芯片和所述至少一个无源器件可封闭于所述至少一个三维空间内。
10.如权利要求9所述的多芯片封装，其中所述至少一个三维空间是贯穿所述至少一个第二半导体芯片的下表面形成的空腔、沟槽或者其结合。
11.如权利要求10所述的多芯片封装，其中所述至少一个第一和第二半导体芯片通过引线键合工艺和倒装焊接工艺中至少之一连接于所述衬底焊盘。
12.如权利要求9所述的多芯片封装，其中所述至少一个无源器件通过导电粘合剂附于所述衬底，并且所述至少一个第一半导体芯片通过绝缘粘合剂附于所述衬底。
13.如权利要求9所述的多芯片封装，其中所述至少一个第二半导体芯片、安装部分和所述安装部分的焊接部分被封装。
14.如权利要求9所述的多芯片封装，其中所述衬底是模制引线框架、印刷电路板、直接敷铜板、柔性膜和插入器中至少之一。
15.如权利要求9所述的多芯片封装，其中所述至少一个第一半导体芯片是射频芯片并且所述至少一个第二半导体芯片是用于存储器或逻辑电路的芯片。
16.一种多芯片封装，包括衬底，其包括形成于其上表面和下表面的多个衬底焊盘；至少一个第一半导体芯片，其安装于衬底的上表面上；至少一个第二半导体芯片，其安装于衬底的下表面上；至少一个第三半导体芯片，其安装于衬底的上表面，所述至少一个第三半导体芯片在其非有源表面上具有至少一个三维空间，从而使得所述至少一个第一半导体芯片可封闭于所述至少一个三维空间内；以及至少一个第四半导体芯片，其安装于衬底的下表面，所述至少一个第四半导体芯片在其非有源表面上具有至少一个三维空间，从而使得所述至少一个第二半导体芯片可封闭于所述至少一个三维空间内。
17.如权利要求16所述的多芯片封装，其中所述至少一个第三半导体芯片和所述至少一个第四半导体芯片中的所述至少一个三维空间是贯穿所述至少一个第三和第四半导体芯片的非有源表面而形成的空腔、沟槽或者其结合。
18.如权利要求17所述的多芯片封装，其中所述至少一个第一、第二、第三和第四半导体芯片通过引线键合工艺和倒装焊接工艺中至少之一连接于所述衬底焊盘。
19.如权利要求16所述的多芯片封装，其中所述至少一个第二和至少一个第四半导体芯片、安装部分和所述安装部分的焊接部分被封装。
20.如权利要求16所述的多芯片封装，其中所述至少一个第一和至少一个第三半导体芯片、安装部分和所述安装部分的焊接部分被封装。
21.如权利要求16所述的多芯片封装，其中所述衬底是模制引线框架、印刷电路板、直接敷铜板、柔性膜和插入器中至少之一。
22.如权利要求16所述的多芯片封装，其中所述至少一个第一半导体芯片和所述至少一个第二半导体芯片是射频芯片并且所述至少一个第三半导体芯片和所述至少一个第四半导体芯片是用于存储器或逻辑电路的芯片。
23.一种用于多芯片封装中的半导体器件，包括衬底，其具有有源表面和与所述有源表面相对的非有源表面；以及芯片焊盘，其安装于所述衬底的所述有源表面上，其中至少一个三维空间形成于所述衬底的所述有源表面或所述非有源表面上。
24.如权利要求23所述的半导体器件，其中所述至少一个三维空间是贯穿所述半导体器件的表面形成的空腔、沟槽或者其结合。
25.如权利要求24所述的半导体器件，其中所述至少一个三维空间形成于所述非有源表面上，从而所述芯片焊盘通过引线焊接附于外部衬底。
26.如权利要求24所述的半导体器件，其中所述至少一个三维空间形成于所述有源表面，从而所述芯片焊盘通过倒装焊接附于外部衬底。
27.一种多芯片封装，包括衬底，其包括形成于其有源表面和非有源表面上的多个衬底焊盘；以及至少两个安装于所述衬底上的半导体芯片，其中所述至少两个半导体芯片之一包括至少一个三维空间，从而使得所述至少两个半导体芯片中另一个可封闭于所述至少一个三维空间内。
28.如权利要求27所述的多芯片封装，其中所述至少一个三维空间形成于所述有源表面上。
29.如权利要求27所述的多芯片封装，其中所述至少一个三维空间形成于所述衬底的所述非有源表面上。
30.如权利要求27所述的多芯片封装，其中所述至少一个三维空间是贯穿所述至少两个半导体器件之一的表面形成的空腔、沟槽或者其结合。
31.如权利要求27所述的多芯片封装，其中所述至少两个半导体芯片通过引线键合工艺和倒装焊接工艺中至少之一连接于所述衬底焊盘。
32.如权利要求27所述的多芯片封装，其中所述至少两半导体芯片、安装部分和所述安装部分的焊接部分被封装。
33.一种制造方法，包括在衬底的有源表面上安装多个衬底焊盘；在衬底上安装至少一个第一半导体芯片；以及在衬底上安装至少一个第二半导体芯片，其中所述至少一个第二半导体芯片在其表面上包括至少一个三维空间，从而使得所述至少一个第一半导体芯片可封闭在所述至少一个三维空间内。
34.如权利要求33所述的方法，其中所述至少一个三维空间形成于所述衬底的有源表面上。
35.如权利要求33所述的方法，其中所述至少一个三维空间是贯穿所述至少一个第二半导体芯片的下表面的空腔、沟槽或者其结合。
36.如权利要求33所述的方法，还包括通过引线键合工艺和倒装焊接工艺中至少之一将所述至少一个第一半导体芯片和所述至少一个第二半导体芯片连接于衬底焊盘。
37.如权利要求33所述的方法，还包括通过导电粘合剂将所述至少一个第一半导体芯片附于所述衬底。
38.如权利要求33所述的方法，还包括通过绝缘粘合剂将所述至少一个第一半导体芯片附于所述衬底。
39.如权利要求33所述的方法，其中所述至少一个第一半导体芯片、安装部分和所述安装部分的焊接部分封装在所述至少一个三维空间内。
40.如权利要求33所述的方法，其中所述至少一个第二半导体芯片、安装部分和所述安装部分的焊接部分由封装体封装。
41.一种根据权利要求33所述的方法制造的多芯片封装。
42.一种用于根据权利要求33所述的方法制造的多芯片封装中的半导体器件。
全文摘要
本发明提供了一种多芯片封装、其中使用的半导体器件及其制造方法。该多芯片封装可包括衬底，其具有形成于其上表面的多个衬底焊盘；至少一个第一半导体芯片，其安装于该衬底上；及至少一个第二半导体芯片，其安装于其上可安装有所述至少一个第一半导体芯片的衬底上。所述至少一个第二半导体芯片可包括至少一个三维空间，从而使得所述至少一个第一半导体芯片可封闭于所述至少一个三维空间内。该至少一个三维空间可以是空腔、沟槽或者其结合。
文档编号H01L23/31GK1641873SQ20051000397
公开日2005年7月20日 申请日期2005年1月5日 优先权日2004年1月13日
发明者权兴奎, 李稀裼 申请人:三星电子株式会社