专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种由III-V族氮化物半导体构成的半导体器件，特别是涉及具有高耐压的场效应型的半导体器件及其制造方法。
背景技术：
III-V族氮化物半导体，即，氮化镓(GaN)、氮化铝(AlN)和氮化铟等一般式用AlxGa1-x-yInyN(其中，0≤x≤1、0≤y≤1)表示的混合晶体，人们不仅在研究利用作为其物理特征的宽的能带隙和直接跃迁型的能带构造将其应用于短波长光学元件，而且，因其具有高的破坏电场和饱和电子速度，人们还在研究将其应用于电子器件。
特别是，利用在半绝缘性衬底之上依次进行外延生长而形成的AlxGa1-xN层(其中，0≤x≤1)与GaN层之间的界面上出现的2维电子气(2Dimensional Electron Gas，以下，叫做2DEG)的异质结场效应晶体管(Hetero-junction Field Effect Transisitor，以下，叫做HFET)，作为高输出器件和高频器件正在进行着开发。在该HFET中，除了来自载流子供给层(N型AlGaN肖特基层)的电子的供给外，还有因自发极化和压电极化构成的极化效应而产生的电荷的供给。该电子密度超过1013cm-2，与GaAlAs/GaAs类HFET相比，大1个数量级左右。这样，在使用III-V族氮化物半导体的HFET中，可以期待比GaAs类HFET高的漏极电流密度，已公开有最大漏极电流超过1A/mm的元件(参看非专利文献1)。此外，由于III-V族氮化物半导体具有宽的能带隙(例如，GaN的能带隙为3.4eV)，故表现出高的耐压特性，在使用III-V族氮化物半导体的HFET中，能使栅极-漏极电极间的耐压大于或等于100V(参看非专利文献1)。这样，由于可以期待呈现高耐压而且高电流密度的电特性，故人们正在研究将以使用III-V族氮化物半导体的HFET为中心的电子器件作为高频元件来应用，此外，作为以比现有技术小的设计尺寸处理大功率的元件来应用。
但是，将由III-V族氮化物半导体构成的电子器件作为高频、高输出或大功率元件虽然是有希望的，但是，要想实现它，还需要进行各种各样的研究。作为用于实现具有这样的高频特性、高输出特性和大功率特性的元件的方法之一，已知使用通孔构造的技术。
以下，参看图7对这样的现有的使用通孔构造的FET进行说明。图7的剖面图示出了现有的具有通孔构造的FET的构造。
如图7所示，在现有的FET中，在由厚度已薄膜化为25μm左右的砷化镓(GaAs)构成的半绝缘性衬底501之上，形成有包括由N型的砷化镓构成的沟道层(有源层)的半导体层502。在半导体层502之上，形成有肖特基电极503和位于其两侧的欧姆性的源极电极504和漏极电极505。在位于半绝缘性衬底501和半导体层502的源极电极504之下的部分上，选择性地形成有通孔506，在半绝缘性衬底501的半导体层502的背面形成有背面电极507，通过使背面电极507也填入通孔506，背面电极507与接地电源508连接起来。象这样源极电极504通过背面电极507和通孔506接地的FET，与源极电极504借助于引线接地的结构的FET相比，可以降低源极电感，有报告说可以观察到线性增益改善约2dB(参看非专利文献2)。
此外，作为另外的现有例，人们还知道源极电极或发射极电极与经由通孔接地的导电性的P+型衬底连接起来的构造(参看专利文献1)。为了得到该构造，作为把由碳化硅(SiC)或蓝宝石构成的衬底研磨薄，再利用刻蚀从研磨后的衬底的背面形成通孔的方法，人们知道例如在专利文献2中所述的技术。
日本特表2002-536847号公报[专利文献2]日本特开平11-45892号公报[非专利文献1]安藤佑二、冈本康宏、宫本广信、中山达峰、井上隆、葛原正明著“高耐压AlGaN/GaN异质结FET的评价”信学公报，ED2002-214，CPM2002-105(2002-10)，pp.29-34 福田益美、平地康刚著“GaAs场效应晶体管的基础”电子信息通信学会，1992年，p.213～215发明内容但是，在使用通孔的上述现有的半导体器件中，产生了如下问题。由于通常用于由III-V族氮化物半导体构成的电子器件的衬底的SiC或蓝宝石非常硬而且耐试剂性高，故保持这些衬底的强度不变地，即在不使衬底变薄的状态下形成贯穿衬底的通孔是极其困难的。反之，在将由SiC或蓝宝石构成的衬底磨薄之后再形成通孔的情况下，由于磨薄后的衬底变脆，故在形成通孔的工序中易于破裂。
此外，在由III-V族氮化物半导体构成的电子器件中，存在为了用做功率器件，需要进一步提高栅极-漏极间耐压的课题。
鉴于上述课题，本发明的目的在于在具有III-V族氮化物半导体的半导体器件中，实现高耐压和容易形成通孔。
本发明的半导体器件的特征在于，包括导电层；在上述导电层的上方形成的、由III-V族氮化物半导体构成的沟道层；在上述沟道层之上形成的、由III-V族氮化物半导体构成的肖特基层；在上述肖特基层的上方的一部分上分别形成的第1源极电极、漏极电极和栅极电极；与上述第1源极电极连接的第2源极电极；通过贯穿上述沟道层和上述肖特基层的沟，连接上述第1源极电极和上述导电层的布线构件。
在该构造中，源极电极通过沟连接在导电层上，并设置有第2源极电极。由此，即便是在栅极电极与漏极电极之间施加高的反向电压，也可以有效地分散或缓和易于在栅极电极中接近漏极电极的一侧的端部产生的电场集中，故耐压增高。
此外，由于布线构件只要到达导电层即可，故没有必要形成贯穿衬底的沟。为此，就可以省略形成贯穿衬底的沟的工序，进而可以省略为了把沟形成得浅而使衬底薄膜化的研磨工序。因此，能容易地形成沟，并且，能在保持衬底的强度的同时实现源极电极与导电层之间的电连接。
上述导电层是导电衬底，还可以进一步具有介于上述导电衬底与上述沟道层之间的缓冲层。此时，可以缓和导电层与沟道层及肖特基层之间的晶格不匹配。
或者，也可以进一步具有设置在上述导电层的下方的绝缘体衬底或半导体衬底、以及介于上述衬底与上述导电层之间或者介于上述导电层与上述沟道层之间的缓冲层。此时，可以缓和与衬底导电层的晶格不匹配，或者导电层与沟道层和肖特基层的晶格不匹配。
上述栅极电极，设置在夹于上述第1源极电极与上述漏极电极之间的区域上，上述第2源极电极，在从位于第1源极电极的上方的区域向位于上述漏极电极的上方的区域的方向上延伸，这样也可以。此时，由于易于缓和向在栅极电极中接近漏极电极的一侧的端部的电场集中，故半导体器件的耐压增高。
上述第2源极电极中从位于上述栅极电极的靠漏极电极侧的边缘的上方的区域向位于上述漏极电极的上方的区域伸长的部分的长度，最好为大于或等于上述栅极电极与上述漏极电极之间的间隔的20％的长度。此时，可以进一步缓和向栅极电极中接近漏极电极的一侧的端部的电场集中。
上述栅极电极，理想的是具有T形截面形状，该T形截面形状具有与上述肖特基层接触的轴部和宽度比上述轴部宽的头顶部。由此，由于可以减小栅极电阻，故可以得到优良的高频特性。
在上述沟的底面与上述布线构件之间，理想的是形成有与上述导体层进行欧姆接触的金属。
上述金属，理想的是含有铝、钛、金、锗和锑中的至少任意一者的单层、叠层或合金。
本发明的半导体元件的制造方法的特征在于，包括如下的步骤形成配置在导电层的上方的、由III-V族氮化物半导体构成的沟道层，以及配置在上述沟道层之上的、由III-V族氮化物半导体构成的肖特基层的步骤(a)，在上述肖特基层之上的一部分上分别形成第1源极电极、漏极电极和栅极电极的步骤(b)，形成贯穿上述沟道层和上述肖特基层并到达上述导电层的上面的沟的步骤(c)，形成通过上述沟连接上述第1源极电极和上述导电层的布线构件的步骤(d)，以及形成连接在上述第1源极电极上的第2源极电极的步骤(e)。
由此，可以制造源极电极通过沟连接在导电层上的、具有第2源极电极的半导体器件。在该半导体器件中，即便是给栅极电极与漏极电极之间施加高的反向电压，也可以有效地分散或缓和易于在栅极电极中接近漏极电极的一侧的端部产生的电场集中，故耐压增高。
此外，在步骤(c)中，沟只要到达导电层即可，也可以不贯穿衬底。为此，可以省略形成贯穿衬底的沟的步骤，以及为了把沟形成得浅而使衬底薄膜化的研磨步骤。因此，可以容易地形成沟，并且，还可以在保持衬底的强度的同时形成源极电极与导电层之间的电连接。
在上述步骤(e)中，理想的是形成在从位于上述第1源极电极的上方的区域向位于上述漏极电极的上方的区域的方向上延伸的上述第2源极电极。此时，由于易于缓和向栅极电极中接近漏极电极的一侧的端部的电场集中，故能提高半导体器件的耐压。
在上述步骤(a)中，理想的是进一步在成为导电性衬底的上述导电层之上形成缓冲层，并在上述缓冲层之上形成上述沟道层。此时，可以缓和导电层与沟道层的晶格不匹配。
在上述步骤(a)中，理想的是在绝缘体衬底或半导体衬底的上方形成上述导电层，使缓冲层介于在上述衬底与上述导电层之间，或者在上述导电层与上述沟道层之间。此时，可以缓和衬底与导电层之间或导电层与沟道层之间的晶格不匹配。
也可以通过从同一膜对上述布线构件与上述第2源极电极进行图形化，在同一步骤中进行上述步骤(d)和步骤(e)。此时，可以简化工序。
在上述步骤(c)之后上述步骤(d)之前，还具有形成覆盖上述沟的底面并与上述导电层进行欧姆接触的金属的步骤，在上述步骤(d)中，也可以从上述金属之上形成上述布线构件。
根据本发明，可以提供高耐压且强度高的半导体器件及其制造方法。
图1是示意地表示本发明第1实施方式的异质结场效应晶体管(HFET)的构造的剖面图。
图2是一曲线图，表示在本实施方式的FET(样品A)和使用高电阻衬底且没有场电极的构造的FET(样品B)中，对把源极电极和栅极电极接地、并给漏极电极施加500V的电压时的沟道中的电场分布进行模拟的模拟结果。
图3是关于本实施方式的FET的、画出了对场电极长度的最大电场强度的曲线图。
图4A～图4E是表示第1实施方式的半导体器件的制造方法的剖面图。
图5是示意地表示本发明第2实施方式的半导体器件的构造的剖面图。
图6是示意地表示第2实施方式的变形例的构造的剖面图。
图7是表示现有的具有通孔构造的FET的构造的剖面图。
具体实施例方式
以下，参看附图对本发明的实施方式进行说明。
(第1实施方式)图1的剖面图示意地示出了本发明的第1实施方式的异质结场效应晶体管(HFET)的构造。如图1所示，本实施方式的HFET，例如具有由硅(Si)构成的厚度500μm的P+型的导电性衬底101，设置在导电性衬底101之上的、由高电阻的氮化铝镓AlxGa1-xN(0＜x≤1)构成的厚度500nm的缓冲层102，设置在缓冲层102之上的、由非掺杂氮化镓(GaN)构成的厚度1000nm的沟道层103，设置在沟道层103之上的、由N型的氮化铝镓AlyGa1-yN(0＜y≤1)构成的厚度25nm的肖特基层104。此外，缓冲层102是为了缓和导电衬底101与沟道层103以及肖特基层104的晶格不匹配而形成的。此外，在沟道层103的与肖特基层104形成异质结的界面附近，形成由2DEG构成的沟道。在此，上述“高电阻”是在HFET的通常动作时电流不流动的意思，也把所谓的半绝缘层叫做高电阻层。
然后，在肖特基层104之上设置由氮化硅(SiN)构成的厚度100nm的第1绝缘膜105，在第1绝缘膜105上，彼此间隔开地设置有开口121、122和123。在开口121的一部分上形成有贯穿肖特基层104、沟道层103和缓冲层102并除去导电性衬底101的上部而成的通孔112。在开口121中未形成通孔112的区域上，在第1绝缘膜105之上设置有厚度200nm的第1源极电极106。此外，在开口122内，在肖特基层104之上设置有厚度400nm的栅极电极108，在开口123内，在肖特基层104之上设置有厚度200nm的漏极电极107。在这里，对于栅极电极108和漏极电极107，具有上端部延伸到第1绝缘膜105之上的T形截面。栅极电极108与漏极电极107之间的距离，比栅极电极108与第1源极电极106之间的距离长，具有所谓的偏置(offset)构造。栅极电极108，用例如镍(Ni)和金(Au)的层叠体构成，使得对于由N型的氮化铝镓(AlyGa1-yN)构成的肖特基层104呈现肖特基性。此外，第1源极电极106和漏极电极107，用例如钛(Ti)和铝(Al)的层叠体构成，使得对于肖特基层104呈现欧姆性。
第1绝缘膜105和栅极电极108之上用由SiN构成的厚度500nm的第2绝缘膜109覆盖起来，在第1源极电极106之上形成有第2源极电极110。第2源极电极110设置为厚100nm，具有在第2绝缘膜109上从栅极电极108的上方向漏极电极107的上方帽檐状地伸出来的构造。另外，该第2源极电极110也叫做场电极。此外，在第2绝缘膜109和第2源极电极110之上形成有厚度400nm的第3绝缘膜111。
此外，在通孔112的底面淀积有由例如铝(Al)构成的通孔金属113，使得对于导电性衬底101呈现欧姆性。在通孔112中形成有覆盖在通孔金属113之上的布线金属114。第1源极电极106，通过布线金属114和通孔金属113与导电性衬底101进行电连接。此外，第2源极电极110也与布线金属114进行连接。另一方面，在开口123内，也形成有覆盖在漏极电极107之上的布线金属114。
在导电性衬底101的背面，形成有与接地电源116连接的、向第1源极电极106提供接地电位的背面电极115。背面电极115的材料可以使用硅化钛(TiSi)和氮化钛(TiN)的层叠体。另外，作为P+型的导电性衬底101，在使用碳化硅(SiC)而不使用硅的情况下，可以把Ti/Al的层叠体用做背面电极115。
图2的曲线图示出了在本实施方式的FET(样品A)和使用高电阻衬底且没有场电极的构造的FET(样品B)中，对把源极电极和栅极电极连接起来并给漏极电极施加500V的电压时的沟道中的电场分布进行模拟的模拟结果。横轴示出的是从源极向漏极的方向的位置(值增加的方向是从源极向漏极的方向)，以栅极电极的中心为原点。纵轴示出的是电场强度。另外，在样品A和样品B的任意一者中，栅极长度都是1.8μm，源极-栅极间隔都是2μm，栅极-漏极间隔都是10μm。样品A的场电极长度(场电极从栅极边沿向漏极侧延伸的长度)是5μm。在这里，作为缓冲层102(AlxGa1-xN)的一个例子，使用Al组成x＝1的AlN，作为肖特基层(AlyGa1-yN)的一个例子，使用Al组成y＝0.26的AlN。
比较本实施方式FET(样品A)的情况和没有通孔以及场电极的构造的FET(样品B)的情况的结果是，不论在哪一种情况下，电场强度都是在栅极电极中靠漏极侧的端部变成最大，但是，在本实施方式的FET(样品A)的情况下，最大电场强度变成小于或等于样品B的一半。这是因为在样品B的FET中，当给漏极施加电压后电力线就集中到栅极电极上，栅极端部的电场增大，但是，在本实施方式FET(样品A)的情况下，来自漏极的电力线，由于朝向处于比栅极电极还靠上的上方的场电极和处于比栅极电极还靠下的下方的导电性衬底，故栅极电极边沿的电场集中受到了抑制的缘故。其结果是在本实施方式的FET中耐压增大。
图3是关于本实施方式的FET的、画出了对场电极长度的最大电场强度的曲线图。在图3所示的曲线图中，示出了源极电极通过通孔与导电性衬底电连接起来的本实施方式的FET(样品C)和没有通孔的FET(样品D)的测量结果。在样品C和样品D的任意一者的情况下，最大电场强度都伴随着场电极长度的增加而减少，但是，具有通孔的构造(样品C)的一方，场电极长度依赖性弱，最大电场强度小。如图3所示，对于样品C，在场电极长度大于或等于2μm时因最大电场强度小而特别稳定。由于样品C的栅极-漏极间隔是10μm，故可以说在场电极长度大于或等于栅极-漏极间隔的20％时，电场缓和的效果特别大。通过做成为这样的结构，可以充分地减小最大电场强度，实现更高的高耐压化。
在本实施方式的构造中，第1源极电极106通过通孔112连接在导电性衬底101上，此外，还形成了第2源极电极110。由此，即便是在栅极电极108与漏极电极107之间施加高的反向电压，也可以有效地分散或缓和易于在栅极电极108中接近漏极电极107的一侧的端部产生的电场集中，故耐压增高。
此外，由于把导电性衬底101用做形成元件形成层的衬底，故没有必要在导电性衬底101上设置贯穿到背面的通孔。为此，可以省略在导电性衬底101上形成通孔的工序，以及为了把通孔形成得浅而使导电性衬底本身薄膜化的研磨工序。其结果是，可以保持导电性衬底101所需要的强度不变地把第1源极电极106和第2源极电极110与导电性衬底101的背面电极115电连接起来。
此外，由于缓冲层102使用高电阻的AlxGa1-xN，该高电阻的AlxGa1-xN具有大于或等于施加在导电性衬底101与载流子渡越层之间的电压的耐压，故可以大幅度地抑制在导电性衬底101与载流子渡越层之间流过的漏电流。
在这里，高电阻的缓冲层102的厚度与导电性衬底101的杂质浓度，理想的是设定为由向缓冲层102和导电性衬底101伸展的耗尽层所承受的最大电压比施加到漏极电极107上的最大电压还高。这样一来，可以进一步减小在导电性衬底101与载流子渡越层之间流过的漏电流。
另外，在本实施方式中，缓冲层102的Al组成x和肖特基层104的Al组成y的值并不限于所例示的值。只要是在0＜x≤1的范围或者0＜y≤1的范围，就可以得到与图2、图3所示的构造所能得到的效果同样的效果。
此外，如图1所示，由于栅极电极108形成为T形的截面形状，故本实施方式的HFET，栅极电阻小、高频特性优良。此外，T形的截面形状，由于在栅极电极的头顶部之下与上述场电极同样地具有电场缓和的效果，故对实现高耐压化是有效的。
(第1实施方式的半导体器件的制造方法)接下来，参看附图对第1实施方式的半导体器件的制造方法进行说明。
图4A～图4E的剖面图示出了第1实施方式的半导体器件的制造方法。在本实施方式的半导体器件的制造方法中，首先，在图4A所示的工序中，利用有机金属化学气相外延生长法(MetalorganicChemical Vapor EpitaxyMOVPE)，在由P+型的Si构成的导电性衬底101之上，依次生长由高电阻的AlxGa1-xN(0＜x≤1)构成的缓冲层102、由非掺杂的GaN构成的沟道层103、由N型AlyGa1-yN(0＜y≤1)构成的肖特基层104。
其次，在图4B所示的工序中，在通过进行使用氯气的RIE法(Reactive Ion Etching)形成了元件隔离用绝缘膜(未图示)后，用等离子体CVD法(Chemical Vapor Deposition)形成由SiN构成的第1绝缘膜105。接着，通过进行湿法刻蚀，利用湿法刻蚀除去第1绝缘膜105中的欧姆电极形成区域，形成开口121、123。然后，利用剥离(lift off)法在开口121、123内形成由Ti和Al的层叠体构成的第1源极电极106和漏极电极107，在氢气气氛中进行550℃的热处理。借助于该热处理，第1源极电极106和漏极电极107变成为欧姆接触。其次，借助于湿法刻蚀除去第1绝缘膜105的栅极电极形成区域，由此形成开口122，在开口122内，借助于剥离法形成由Ni和Au的层叠体构成的栅极电极108。
其次，在图4C所示的工序中，在用等离子体CVD法形成了覆盖在衬底上的由SiN构成的第2绝缘膜109后，进行使用四氟化碳与氧气的混合气体的RIE法，由此，除去第2绝缘膜109中位于从通孔形成区域到第1源极电极106的一部分之上的部分。然后，借助于剥离法形成从第1源极电极106之上向第2绝缘膜109之上延伸的、由Ti和Al的层叠体构成的第2源极电极(场电极)110。
其次，在图4D所示的工序中，用等离子体CVD法在第2绝缘膜109和第2源极电极110之上形成由SiN构成的第3绝缘膜111。然后，利用使用四氟化碳和氧气的混合气体的RIE，除去第3绝缘膜111中位于通孔形成区域、第1源极电极106和第2源极电极110的一部分之上的部分。然后，继续进行使用四氟化碳和氧气的混合气体的RIE，除去位于通孔形成区域上的肖特基层104、沟道层103、缓冲层102和导电性衬底101的上部，形成通孔112。然后，借助于剥离法向通孔112的底面淀积由Al构成的通孔金属113。
其次，在图4E所示的工序中，用电解电镀法在衬底上形成厚度5μm的由Au构成的布线金属114。这时，由于用布线金属114填埋在通孔112内，故第1源极电极106与导电性衬底101，借助于布线金属114和通孔金属113进行电连接。然后，在图4E所示的工序中，借助于溅射法，在导电性衬底101的背面上形成由TiSi和TiN的层叠体构成的背面电极115。
如上所述，根据本实施方式的制造方法，由于总是利用第1绝缘膜105把栅极电极108与漏极电极107之间的区域和栅极电极108与第1源极电极106之间的区域上的肖特基层104覆盖起来，故可以防止由作为肖特基层104的AlyGa1-yN的脱氮而造成的表面粗糙、由电流崩塌所造成的漏极电流的降低。
此外，由于使用在形成通孔112的干法刻蚀中使用的光致抗蚀剂图形形成通孔金属113，故不需要另外形成用于形成通孔金属的光致抗蚀剂的工序。因此，可以简便地得到导电性衬底101与布线金属114的良好的欧姆性。
此外，在本实施方式的制造方法中，为了改善场电极长度的尺寸精度，虽然使场电极(第2源极电极110)的形成工序和厚度5μm的镀Au布线(布线金属114)的形成工序为分开的工序，但是，也可以与布线金属同时形成场电极，从而省略场电极形成工序。此时，由于同时进行场电极的形成和中间隔着通孔的源极电极与导电性衬底的连接及布线形成，故工序变得非常简单。
(第2实施方式)图5的剖面图示意地示出了本发明的第2实施方式的半导体器件的构造。如图5所示，本实施方式的HFET，具有由例如蓝宝石构成的厚度500μm的绝缘体衬底(或半导体衬底)200，设置在绝缘性衬底200之上的、由高电阻的氮化铝镓AlxGa1-xN(0＜x≤1)构成的厚度500nm的缓冲层201，设置在缓冲层201之上的、由N型的氮化镓(GaN)构成的厚度500nm的导电层202，设置在导电层202之上的、由非掺杂氮化镓(GaN)构成的厚度1000nm的沟道层203，以及设置在沟道层203之上的、由N型的氮化铝镓AlyGa1-yN(0＜y≤1)构成的厚度25nm的肖特基层204。在这里，缓冲层201是为了缓和绝缘体衬底200与导电层202、沟道层203、肖特基层204的晶格不匹配而形成的。此外，在沟道层203的与肖特基层104形成异质结的界面附近，形成由2维电子气(2DEG)构成的沟道。
然后，在肖特基层204之上，设置由氮化硅(SiN)构成的厚度100nm的第1绝缘膜205，在第1绝缘膜205上彼此间隔开地设置有开口221、222、223。在开口221的一部分上形成有贯穿肖特基层204到达沟道层203的通孔212。在开口221中未形成通孔212的区域上，在肖特基层204之上设置有厚度200nm的第1源极电极206。此外，在开口222中，在肖特基层204之上设置有厚度400nm的栅极电极208，在开口223中，在肖特基层204之上设置有厚度200nm的漏极电极207。栅极电极208与漏极电极207之间的距离，比栅极电极208与第1源极电极206的距离长，具有所谓的偏置构造。栅极电极208由例如镍(Ni)和金(Au)的层叠体构成，使得对于由N型的氮化铝镓(AlyGa1-yN)构成的肖特基层204呈现肖特基性。此外，第1源极电极206和漏极电极207，由例如钛(Ti)和铝(Al)的层叠体构成，使得对于肖特基层204呈现欧姆性。
在栅极电极208和漏极电极207之上，覆盖有用由SiN构成的第2绝缘膜209，在第1源极电极206之上设置有第2源极电极210。第2源极电极(场电极)210设置为厚100nm，具有跨越栅极电极208的上方并向漏极电极207侧帽檐状地伸出来的构造。此外，在栅极电极208和第2源极电极210之上形成有第3绝缘膜211。另外，由于本实施方式的第2绝缘膜209、第2源极电极207和第3绝缘膜211的构造，与第1实施方式是同样的，故省略其说明。
此外，在通孔212的底面淀积有由例如Ti/Al构成的通孔金属213，使得对于导电层202呈现欧姆性。在通孔212中，填充有覆盖在通孔金属213之上的布线金属214。第1源极电极206，通过布线金属214和通孔金属213与导电层202进行电连接。此外，第2源极电极210也与布线金属214连接起来。另一方面，在开口223内，也形成有覆盖在漏极电极207之上的布线金属214。
在本实施方式中，第1源极电极206通过通孔212电连接在导电层202上，此外，还形成了第2源极电极210。借助于此，即便是在栅极电极208与漏极电极207之间施加反向电压，也可以有效地分散或缓和易于在栅极电极208中接近漏极电极的一侧的端部产生的电场集中，故耐压增加。
此外，由于在缓冲层201之上设置有导电层202，故没有必要设置贯穿绝缘体衬底200的通孔。为此，可以省略在绝缘体衬底200上形成通孔的工序，以及为了把通孔形成得浅而使绝缘体衬底200本身薄膜化的研磨工序。其结果是，可以保持绝缘体衬底200所需要的强度不变地把第1源极电极206和第2源极电极210与导电层202电连接起来。
(第2实施方式的变形例)图6的剖面图示意地示出了第2实施方式的变形例的构造。如图6所示，变形例的HFET，具有由例如Si构成的厚度500μm的半导体衬底(或绝缘体衬底)300，设置在绝缘性衬底300之上的、厚度500nm的由N型掺杂Si构成的低电阻(电阻率小于或等于0.01Ωcm)的导电层301，设置在导电层301之上的、厚度500nm的由氮化铝镓AlxGa1-xN(0＜x≤1)构成的高电阻的缓冲层302，设置在缓冲层302之上的、由非掺杂氮化镓(GaN)构成的沟道层303，以及设置在沟道层303之上的、由N型的氮化铝镓(AlyGa1-yN，其中，0＜y≤1)构成的厚度25nm的肖特基层304。在这里，缓冲层302是为了缓和半导体衬底300与沟道层303、肖特基层304的晶格不匹配而形成的。此外，在沟道层303的与肖特基层304形成异质结的界面附近，形成由2DEG构成的沟道。
并且，在肖特基层304之上，设置有由氮化硅(SiN)构成的厚度100nm的第1绝缘膜305，在第1绝缘膜305上彼此间隔开地形成有开口321、322、323。在开321的一部分上形成有贯穿肖特基层304、沟道层303和缓冲层302地到达导电层301的通孔312。在开口321中未形成通孔3的区域上，在肖特基层304之上设置有厚度200nm的第1源极电极306。此外，在开322中，在肖特基层304之上设置有厚度400nm的栅极电极308，在开口323中，在肖特基层304之上设置有厚度200nm的漏极电极307。
在栅极电极308和漏极电极307之上，覆盖有由SiN构成的第2绝缘膜309，连接在第1源极电极306上的第2源极电极(场电极)310，具有跨越栅极电极308的上方并向漏极电极307侧帽檐状地伸出来的构造。此外，在栅极电极308和第2源极电极310之上形成有第3绝缘膜311。由于本实施方式的第2绝缘膜309、第2源极电极310和第3绝缘膜311的构造，与第1实施方式是同样的，故省略其说明。
在通孔312的底面淀积有由例如Al构成的通孔金属313，使得对于导电层301呈现欧姆性。在通孔312中，填充有覆盖在通孔金属313之上的布线金属314。第1源极电极306，通过布线金属314和通孔金属313与导电层301进行电连接。此外，第2源极电极310也与布线金属314连接起来。另一方面，在开口323内，也形成有覆盖在漏极电极307之上的布线金属314。
在本例中，第1源极电极306也通过通孔312连接在导电层301上，此外，还形成有第2源极电极310。由此，即便是在栅极电极308与漏极电极307之间施加高的反向电压，也可以有效地分散或缓和易于在栅极电极308中接近漏极电极307的一侧的端部产生的电场集中，故耐压增高。
此外，由于在缓冲层302之下设置有导电层301，故没有必要设置贯穿半导体衬底300的通孔。为此，可以省略在半导体衬底300上形成通孔的工序，以及为了把通孔形成得浅而使绝缘体衬底300本身薄膜化的研磨工序。其结果是，可以保持半导体衬底300所需要的强度不变地把第1源极电极306和第2源极电极310与导电层301电连接起来。
另外，在本实施方式中，虽然以作为导电层301形成N型掺杂Si层的情况为例进行了说明，但是，也可以使用P型掺杂Si(电阻率小于或等于0.01Ωcm)。
(第2实施方式的半导体器件的制造方法)接下来，再次参看图5和图6对第2实施方式及其变形例的制造方法中与第1实施方式不同的工序进行说明。
在第2实施方式的半导体器件的制造方法中，如图5所示，在绝缘性衬底200之上，借助于MPVPE法，依次生长由高电阻的AlxGa1-xN(0＜x≤1)构成的缓冲层201，由Si掺杂的N型GaN层构成的导电层202，由非掺杂的GaN构成的沟道层203，由N型的AlyGa1-yN(其中，0＜y≤1)构成的肖特基层204。此外，借助于使用氯气的RIE法除去肖特基层204和沟道层203，由此，形成通孔212，利用剥离法，在通孔212的底面淀积与导电层202进行欧姆接触的由Ti/Al构成的通孔金属213。除此之外的制造工序与第1实施方式所述的方法是同样的，故省略其说明。
另一方面，在变形例的半导体器件的制造工序中，如图6所示，在半导体衬底300之上，借助于热扩散或离子注入，形成掺杂了P、As、B等N型或P型的低电阻的导电层301，在其上，借助于MPVPE法，依次生长由高电阻的AlxGa1-xN(0＜x≤1)构成的缓冲层302、由非掺杂的GaN构成的沟道层303、由N型的AlyGa1-yN，(0＜y≤1)构成的肖特基层304。此外，借助于使用氯气的RIE法除去肖特基层304、沟道层303、缓冲层302，由此形成通孔312，借助于剥离法，在通孔312的底面淀积与导电层301进行欧姆接触的由Al构成的通孔金属313。除此之外的制造工序与第1实施方式所述的方法是同样的，故省略其说明。
另外，在上述第1及第2实施方式中，作为通孔金属113、213、313，除了Al或Ti/Al之外，使用由钛、金、锗、锑中的至少一者构成的单层、层叠体或合金，也可以得到同样的效果。
(工业可利用性)本发明在可以实现耐压优良、强度高的由III-V族氮化物半导体构成的半导体器件方面，工业上的利用可能性高。
权利要求
1.一种半导体器件，包括导电层；在上述导电层的上方形成的、由III-V族氮化物半导体构成的沟道层；在上述沟道层之上形成的、由III-V族氮化物半导体构成的肖特基层；在上述肖特基层的上方的一部分上分别形成的第1源极电极、漏极电极和栅极电极；与上述第1源极电极连接的第2源极电极；以及通过贯穿上述沟道层和上述肖特基层的沟连接上述第1源极电极和上述导电层的布线构件。
2.根据权利要求1所述的半导体器件，其特征在于上述导电层是导电衬底，该半导体器件还具有介于上述导电衬底与上述沟道层之间的缓冲层。
3.根据权利要求1所述的半导体器件，其特征在于，还具有设置在上述导电层的下方的绝缘体衬底或半导体衬底，以及介于上述衬底与上述导电层之间，或者介于上述导电层与上述沟道层之间的缓冲层。
4.根据权利要求1所述的半导体器件，其特征在于上述栅极电极设置在夹于上述第1源极电极与上述漏极电极之间的区域上，上述第2源极电极，在从位于第1源极电极的上方的区域向位于上述漏极电极的上方的区域的方向上延伸。
5.根据权利要求4所述的半导体器件，其特征在于上述第2源极电极中、从位于上述栅极电极的靠上述漏极电极侧的边缘的上方的区域向位于上述漏极电极的上方的区域伸长的部分的长度，是大于或等于上述栅极电极与上述漏极电极的间隔的20％的长度。
6.根据权利要求1所述的半导体器件，其特征在于上述栅极电极具有T形截面形状，该T形截面形状具有与上述肖特基层接触的轴部和宽度比上述轴部宽的头顶部。
7.根据权利要求1所述的半导体器件，其特征在于在上述沟的底面与上述布线构件之间，形成有与上述导电层进行欧姆接触的金属。
8.根据权利要求7所述的半导体器件，其特征在于上述金属是含有铝、钛、金、锗、锑中的至少任意一者的单层、叠层或合金。
9.一种半导体器件的制造方法，包括形成配置在导电层的上方的、由III-V族氮化物半导体构成的沟道层，以及配置在上述沟道层之上的、由III-V族氮化物半导体构成的肖特基层的步骤(a)，在上述肖特基层之上的一部分上，分别形成第1源极电极、漏极电极和栅极电极的步骤(b)，形成贯穿上述沟道层和上述肖特基层并到达上述导电层的上面的沟的步骤(c)，形成通过上述沟连接上述第1源极电极与上述导电层的布线构件的步骤(d)，形成连接在上述第1源极电极上的第2源极电极的步骤(e)。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于在上述步骤(e)中，形成在从位于上述第1源极电极的上方的区域向位于上述漏极电极的上方的区域的方向上延伸的上述第2源极电极。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于在上述步骤(a)中，还在成为导电性衬底的上述导电层之上形成缓冲层，并在上述缓冲层之上形成上述沟道层。
12.根据权利要求9所述的半导体器件的制造方法，其特征在于在上述步骤(a)中，在绝缘体衬底或半导体衬底的上方形成上述导电层，使缓冲层介于上述衬底与上述导电层之间，或者介于上述导电层与上述沟道层之间。
13.根据权利要求9所述的半导体器件的制造方法，其特征在于通过从同一膜对上述布线构件和上述第2源极电极进行图形化，在同一步骤中进行上述步骤(d)和步骤(e)。
14.根据权利要求9所述的半导体器件的制造方法，其特征在于在上述步骤(c)之后上述步骤(d)之前，还包括形成覆盖上述沟的底面、与上述导电层进行欧姆接触的金属的步骤，在上述步骤(d)中，从上述金属之上形成上述布线构件。
全文摘要
本发明提供一种半导体器件及其制造方法。在本发明的构造中，第1源极电极(106)通过通孔(112)连接在导电性衬底(101)上，此外，还形成有第2源极电极(110)。由此，即便是在栅极电极(108)与漏极电极(107)之间施加高的反向电压，也可以效果良好地分散或缓和易于在栅极电极(108)中接近漏极电极(107)的一侧的端部产生的电场集中，故耐压增高。此外，由于作为形成元件形成层的衬底使用了导电性衬底，故在导电性衬底(101)上不需要设置贯穿到背面的通孔。因此，可以保持导电性衬底(101)所需要的强度不变地把第1源极电极(106)与背面电极(115)电连接起来。由此，实现耐压优良、强度高的由III－V族氮化物半导体构成的半导体器件。
文档编号H01L21/338GK1750273SQ20051008075
公开日2006年3月22日 申请日期2005年6月30日 优先权日2004年9月17日
发明者引田正洋, 上野弘明, 广濑裕, 柳原学, 上本康裕, 田中毅 申请人:松下电器产业株式会社