专利名称：存储器电路,动态及静态随机存取存储器电路模块的制作方法
技术领域：
本发明是有关于一种集成电路，特别是有关于一种逻辑存储器电路，其利用多阶掺杂技术，以电性地调整金属氧化物半导体场效应晶体管(MOSFET)的特性并减少其尺寸。
背景技术：
随着金属氧化物半导体场效应晶体管(MOSFET)的尺寸持续地减少，热预算、源/漏接面深度及掺杂物浓度降低以缓和短沟道效应。然而，此降低的趋势具有限度。假使超过此限度，低多栅极掺杂剖面图(lower poly gate doping profile)将会改变，而诱发在栅电极与栅极介电质层间的非期望空乏区。假使栅极掺杂物浓度不够饱和，其将增加电性栅极介电质厚度并降低MOSFET饱和电流。电性栅极介电质厚度是在某电性情况下栅极介电质层的等效厚度。具有相同物理栅极介电质厚度的两MOSFET可能具有相异的电性栅极介电质厚度。举例来说，操作在不同电性情况下，例如在不同的栅极掺杂物浓度下的这两个MOSFET可具有明显不匹配的电性栅极介电质厚度。一般而言，在多个MOSFET中，假使一MOSFET具有较大的栅极掺杂物浓度，则其电性栅极介电质厚度较其它MODFET薄。因此，不足的掺杂栅电极通常造成非期望的较厚电性栅极介电质厚度。
一般而言，在集成电路(integrated circuit，IC)的制作中，例如在静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)的制作中，逻辑装置与存储单元的栅极结构，只有执行单阶(one-stage)掺杂。例如，在SRAM存储单元设计中，为了获得大的β比例与静态噪声边限(static noise margin，SNM)，通栅装置(pass gate device)与下拉(pull-down)装置比较起来，通常需要较窄的沟道宽度以及较长的沟道长度。然而，在低电压操作下，此设计将造成反窄宽度效应以及降低β比例。长沟道长度的设计会特别导致存储器尺寸的增加。SRAM电路的理想设计与下拉装置比较起来，应包括具有较高门坎电压与较低饱和电流的通栅装置。因此，通栅装置与下拉装置的电性特性相异。
一个DRAM存储单元通常包括耦接电容器的一通栅装置。在DRAM存储单元设计中，通栅装置漏电流及电容器栅极漏电流是主要的问题之一。对于较佳的数据维持、可靠度、以及备用漏电流而言，低栅极漏电流与低次门坎电为较理想。为了达到这些目的，通栅装置比周边逻辑装置还需要较厚的栅极介电质层。不同的栅极介电质层的厚度则复杂化了制作程序。
图1是表示现有P型MOSFET 100的物理结构示意图。MOSFET 100建立在P型基底，此P型基底的两侧具有n+掺杂区分别作为源极及漏极。在两n+掺杂区间的距离102为沟道长度。源极与漏极彼此相同，且根据所施加的电压而可交换。以先进技术处理的装置具有小于1微米的沟道长度，且此装置归于次微米装置或纳米装置。在此例子中，由连接电压Vss的电极(源极)所产生的电流，经由栅极电压Vgs所决定的沟道104，而流至连接电压Vds的电极(漏极)。假使栅极电压Vgs等于零，则没有电流自源极流至漏极。栅极包括耦接栅极电压Vgs的多晶硅电极110，且栅极介电质层106分离多晶硅电极110与沟道104。此分离在多晶硅电极110与沟道104形成了寄生电容。由于在IC制造期间所形成的空乏区108，在沟道104与P型基底之间也形成电容。
在逻辑与存储器装置技术领域中，期望一种新的MOSFET，其具有电性调整的栅极架构，以减小存储单元尺寸，而新的MOSFET仍符合或超过电流电性性能参数。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种集成电路，其具有一或多个装置，该等装置具有实质上相等的物理栅极介电质厚度，而具有不同的电性栅极介电质厚度，以可符合不同的操作需要。以一或多个装置使用多掺杂制程而以相同屏蔽组来制造一或多个装置，进而产生实质上相同的物理栅极介电质厚度，而产生相异的电性栅极介电质厚度。经过多掺杂制程的装置具有相异掺杂物浓度，借此提供不同电性特性，例如门坎电压。
本发明是这样实现的本发明提供一种存储器电路，具有一或多个装置，该等装置具有实质上相同的物理栅极介电质厚度及实质上相异的电性栅极介电质厚度，该存储器电路包括一第一装置，包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一第二装置，包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其中，该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度大致相同；以及其中，在该第一装置与该第二装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第一掺杂物浓度实质上大于该第二掺杂物浓度，使得该第一电性栅极介电质厚度小于该第二电性栅极介电质厚度至少2埃。
本发明所述的存储器电路，该第二电性栅极介电质厚度大于该第一电性栅极介电质厚度至少5埃。
本发明所述的存储器电路，该第一及第二物理栅极介电质厚度大约低于20埃。
本发明所述的存储器电路，该第一掺杂物浓度高于该第二掺杂物浓度至少50％。
本发明另提供一种动态随机存取存储器电路模块，所述动态随机存取存储器电路模块包括一电容装置，用以储存数据；一通栅装置，用以选择性地致能该电容装置，使该电容装置电性充电，该通栅装置包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一周边逻辑装置，用以与该通栅装置一起操作，该周边逻辑装置包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其中，该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该周边逻辑装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第二掺杂物浓度实质上大于该第一掺杂物浓度。
本发明所述的动态随机存取存储器电路模块，该通栅装置及该周边逻辑装置分别具有一第一及第二电性栅极介电质厚度，且该第一电性栅极介电质厚度大于该第二电性栅极介电质厚度。
本发明所述的动态随机存取存储器电路模块，该第一及第二物理栅极介电质厚度大约低于20埃。
本发明所述的动态随机存取存储器电路模块，该第二掺杂物浓度高于该第一掺杂物浓度至少50％。
本发明还提供一种静态随机存取存储器电路模块，所述静态随机存取存储器电路模块包括至少一下拉(pull-down)NMOS晶体管，形成于一第一栅极介电质层上，且具有一第一栅极，其中，该第一栅极介电质层具有一第一物理栅极介电质厚度，且该第一栅极具有一第一掺杂物浓度；至少一上拉(pull-down)PMOS晶体管，形成于一第二栅极介电质层上，且具有一第二栅极，并与该下拉(pull-down)NMOS晶体管彼此耦接用以维持数据，其中，该第二栅极介电质层具有一第二物理栅极介电质厚度，且该第二栅极具有一第二掺杂物浓度；以及一通栅装置，形成于一第三栅极介电质层上，且具有一第三栅极，用以致能该上拉(pull-down)PMOS晶体管及该下拉(pull-down)NMOS晶体管电性充电，其中，该第三栅极介电质层具有一第三物理栅极介电质厚度，且该第三栅极具有一第三掺杂物浓度；其中，该第一，第二，及第三物理栅极介电质厚度实质上相同；其中，通过经过一或多个额外掺杂制程，该第一掺杂物浓度实质上大于该第二及第三掺杂物浓度，使得该下拉(pull-down)NMOS晶体管的电性栅极介电质厚度与该上拉(pull-down)PMOS晶体管或该通栅装置的电性栅极介电质厚度比较起来有至少2埃的差异。
本发明所述的静态随机存取存储器电路模块，该下拉(pull-down)NMOS晶体管，该上拉(pull-down)PMOS晶体管，及该通栅装置分别具有一第一，第二，及第三电性栅极介电质厚度，且该第一电性栅极介电质厚度实质上小于该第二及第三电性栅极介电质厚度。
本发明所述的静态随机存取存储器电路模块，该第一掺杂物浓度高于该第二及第三掺杂物浓度至少50％。
本发明所述的静态随机存取存储器电路模块，更包括一周边逻辑装置，形成于一第四栅极介电质层上，且具有一第四栅极，用以与该通栅装置一起操作，其中，该第四栅极介电质层具有一第四物理栅极介电质厚度，且该第四栅极具有一第四掺杂物浓度。
本发明所述的静态随机存取存储器电路模块，该第四物理栅极介电质厚度实质上等于该第一物理栅极介电质厚度，且该第四掺杂物浓度大于该第一掺杂物浓度。
本发明所述的静态随机存取存储器电路模块，该第四掺杂物浓度高于该第一掺杂物浓度至少50％。
本发明所述的静态随机存取存储器电路模块，该第二及第三物理栅极介电质厚度低于15埃。
本发明所述存储器电路，动态及静态随机存取存储器电路模块，有效地产生两或多种有效核心栅极掺杂物浓度，而不需附加的屏蔽，没有因为在正规制造程序流程中增加额外掺杂步骤而产生费用，且减少了通栅装置漏电流或电容漏电流，在较低操作电压下，可改善β比及静态噪声边限。
图1表示现有N型MOSFET的物理结构；图2表示本发明实施例的集成电路模块；图3表示本发明实施例的PMOS晶体管的剖面图；图4表示本发明实施例的SRAM存储单元的结构图；图5表示本发明实施例的DRAM存储单元的结构图。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
图2是表示本发明的集成电路模块，其至少两装置的栅极架构电性调整以达成不同的电特性。NMOS晶体管202及206作为例子以说明本实施例。NMOS晶体管202利用单阶(one-stage)栅极掺杂方法，于第一栅极介电质层205的上方形成淡掺杂的第一栅极204。NMOS晶体管206利用双阶(two-stage)栅极掺杂方法，于第二栅极介电质层209的上方形成浓掺杂的第二栅极208。
除了NMOS晶体管202及206的栅极掺杂物浓度外，其架构相同。当第一及第二栅极介电质层的物理厚度几乎相同时，栅极204及208的栅极掺杂物浓度实质上相异。第一栅极204的第一栅极掺杂物浓度将近低于第二栅极208的第二栅极掺杂物浓度50％。一般而言，第一及第二栅极介电质层205及209的物理栅极介电质厚度大约低于20埃(angstrom)。然而，第一及第二介电质层205及209的电性特性实质上相异，其导致因不同的栅极掺杂物浓度，而所产生在物理厚度上至少2埃的等效差异。在一些情况下，差异可超过5埃。可得知，电性栅极介电质厚度可就物理厚度来测量。
在只使用单阶掺杂方法的集成电路中，在此集成电路的所有MOSFET具有相同的栅极掺杂物浓度。在使用所提出的双阶掺杂方法的集成电路中，视理想集成电路装置效能以及降低装置尺寸的操作需求而定，其MOSFET可具有相异的栅极掺杂物浓度。
双阶掺杂方法的技术根本上是利用与传统SRAM/DRAM相同的光罩以及相同的制程步骤。然而，双阶掺杂的技术利用附加的栅极掺杂步骤以增加在所选择的装置上的掺杂物浓度。例如，栅极介电层首先利用化学气相沉积(CVD)以形成在栅极与漏极间的沟道上方。多晶硅层接着以一步骤，例如化学气相沉积及溅镀，形成在栅极介电层的上方。此多晶硅层以N型杂质掺杂以改善其传导性。之后，在选择的装置上执行双阶掺杂。双阶掺杂导致在栅极结构中的掺杂物浓度高于掺杂于单阶掺杂制程的浓度。在图2的NMOS晶体管中，N型杂质，例如As、P31、及Sb，使用于第一阶掺杂及第二阶掺杂。在双阶掺杂后，执行接续的制造程序，以完成单阶及双阶掺杂晶体管。
图3是表示PMOS晶体管302及306的剖面图。除了栅极掺杂物浓度外，PMOS晶体管302及306是相同的。PMOS晶体管302利用传统单阶栅极掺杂方法以形成淡掺杂的第一栅极304，而PMOS晶体管306利用所提出的双阶栅极掺杂方法以形成浓掺杂的第二栅极308。在图3的PMOS晶体管中，P型杂质，例如，B11、BF2、及In，使用于第一阶掺杂及第二阶掺杂。值得注意的是，除了栅极掺杂物浓度外，两晶体管的构造相同。如图2的NMOS晶体管202及206，第一栅极介电质层305及第二栅极介电质层309的物理厚度大约低于20埃。然而，第一栅极介电质层305及第二栅极介电质层309的效能不同，以致于其电性栅极介电质厚度尚有等效2埃等效差。
本发明的另一实施例，可实施多于二阶的掺杂，在如存储单元及逻辑装置的装置中建立多栅极掺杂物浓度。此可电性调整装置特性以符合不同的操作需求。在第一及第二栅极掺杂制程完成后，为了形成更浓的掺杂栅极结构，在IC中所选择的装置上执行更多次的栅极掺杂制程。
本发明的优点为，不需改变物理栅极介电质厚度，而可建立具有不同电性栅极介电质浓度的两装置。因此，不需附加的屏蔽而可在不同区域形成不同厚度的介电质层。淡掺杂栅极电极具有较高的门坎电压，而浓掺杂栅极电极具有较低的门坎电压。通过选择不同掺杂物浓度的装置，其可适应于不同操作需求。举例来说，一个存储单元，例如SRAM存储单元及DRAM存储单元，常常具有需要不同门坎电压的装置。
图4是表示本发明应用于六-晶体管SRAM存储单元400的例子，SRAM存储单元400包含单阶掺杂装置以及所提出的双阶掺杂装置。SRAM存储单元400包括交叉耦合(cross-coupled)反相器402以及两通栅装置(pass gate device)404及406。这里需了解的是，这里有在IC内部作为接口的附加周边逻辑装置(未显示)，且为了SRAM存储单元400读/写操作，周边逻辑装置控制通栅装置404及406。交叉耦合反相器402包括两反相器电路。第一反相器包括上拉(pull-down)PMOS晶体管408及下拉(pull-down)NMOS晶体管410；第二反相器包括上拉(pull-down)PMOS晶体管412及下拉(pull-down)NMOS晶体管414。相异于DRAM，SRAM存储单元400不需要周期性地更新。通过只接收电压的交叉耦合反相器402的状态，SRAM存储单元400保留数据位元作为其存储。NMOS通栅装置404及406被对应的字符线WL导通以允许将电压由位元线BL与BLB写入至SRAM存储单元400或是将电压由SRAM存储单元400读出至位元线BL与BLB，而写入或读出是由控制位元线BL与BLB的周边逻辑装置所决定。
此双阶掺杂栅极结构可借将双阶栅极掺杂制程应用于所选择的装置上，而实施于SRAM存储单元400；其它装置可利用单阶栅极掺杂方法。在此实施例中，由于其低栅极漏电流的需求，通栅装置404及406及上拉PMOS晶体管408及412仍是单阶淡掺杂装置。下拉NMOS晶体管410及414、其它周边逻辑装置，例如译码器电路、NAND装置、NOR装置、反相器装置、选择器电路、感测放大电路等等、以及其它高效能装置(未显示)，例如译码器电路、NAND装置、NOR装置、反相器装置等等，利用双阶掺杂制程以减少其栅极沟道长度，借此减少装置物理尺寸。一般而言，通栅装置404及406、上拉PMOS晶体管408及412、下拉NMOS晶体管410及414、以及周边逻辑装置的栅极介电质层的厚度小于15埃。这些装置的物理栅极介电质厚度实质上皆相等，且下拉NMOS晶体管410及414的栅极掺杂物浓度实质上大于上拉PMOS晶体管408及412以及通栅装置404及406的栅极掺杂物浓度。此外，周边逻辑装置以及高效能装置的栅极掺杂物浓度，实质上大于下拉NMOS晶体管410及414的栅极掺杂物浓度。较高的栅极掺杂物浓度大约高于较低的栅极掺杂物浓度50％。此导致下拉NMOS晶体管410及414的电性栅极介电质厚度，实质上小于上拉PMOS晶体管408及412以及通栅装置404及406的电性栅极介电质厚度。周边逻辑装置及高效能装置的电性栅极介电质厚度，实质上小于下拉NMOS晶体管410及414的电性栅极介电质厚度。
双阶栅极掺杂制程可减少这些浓掺杂装置的电性栅极介电质厚度；且在这些装置上，使用单阶掺杂方法来制造上拉PMOS晶体管408及412以及通栅装置404及406。在下拉NMOS晶体管以及周边逻辑装置使用双阶栅极掺杂制程的优点，导致较高的β比、在较低操作电压的高SNM、较高的门坎电压、以及最重要地较小的装置物理尺寸。这些优点可因此获得，而不需要因为实施不同厚度的栅极介电质层而招致的附加屏蔽及成本。
图5是表示在IC内作为本发明另一例子的一般DRAM存储器电路416，其包括的传统单阶及所提出的双阶栅极掺杂方法。简化的DRAM存储器电路416包括通栅装置418、位元储存电容器420、以及周边逻辑装置(未显示)。电容器420作为存储装置，用以维持电荷(数据值“1”)或是没有储存电荷(数据值“0”)。根据字符线WL及位元线BL状态的控制，通栅装置418允许电容器420的读取、写入或更新。在DRAM装置中，通栅装置418与电容器420具有较少漏电流以增加数据维持时间是不可或缺的。因此，通栅装置418及电容器420应利用单阶淡掺杂栅极的掺杂方法。然而，在IC内的周边逻辑装置及高效能装置可利用双接方法以降低其物理尺寸，而仍可符合电性效能需求。栅极掺杂物浓度与栅极介电质厚度的关系与上述相同。如同本发明实施例的SRAM电路400，利用多阶栅极掺杂方法以制造SRAM装置，且更减少装置物理尺寸而不需舍弃效能。
这里需注意的是，本发明不需任何附加屏蔽来实施额外掺杂制程以形成不同栅极掺杂物浓度。换句话说，在不同晶体管中，于其各自的Si与栅极介电质层间的接口上，可产生多掺杂物浓度(multiple-dopant-concentration)栅极结构。就其本身而论，此制程有效地产生两或多种有效核心栅极掺杂物浓度，而不需附加的屏蔽。因为附加屏蔽大大地增加制程的费用，本发明可提供在制造上具有经济效益的解决方法。此外，由于使用相同屏蔽，只有用来改变电性特性而所增加的附加程序为额外制程，因此没有因为在正规制造程序流程中增加额外掺杂步骤而产生费用。再者，因为使用不同掺杂物浓度而获得的不同电性厚度，减少了通栅装置漏电流或电容漏电流。在较低操作电压下，可改善β比及静态噪声边限(static noise margin)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100MOSFET102沟道长度104沟道106栅极介电质层
108空乏区110多晶硅电极202、206NMOS晶体管204第一栅极205第一栅极介电质层208第二栅极209第二栅极介电质层302、306PMOS晶体管304第一栅极305第一栅极介电质层308第二栅极309第二栅极介电质层400SRAM存储单元402交叉耦合反相器404、406通栅装置408、412上拉PMOS晶体管410、414下拉NMOS晶体管BL、BLB位元线WL字符线416DRAM存储器电路418通栅装置420位元储存电容器
权利要求
1.一种存储器电路，具有一或多个装置，该装置具有实质上相同的物理栅极介电质厚度及实质上相异的电性栅极介电质厚度，该存储器电路包括一第一装置，包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一第二装置，包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其特征在于该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该第一装置与该第二装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第一掺杂物浓度实质上大于该第二掺杂物浓度，使得该第一电性栅极介电质厚度小于该第二电性栅极介电质厚度至少2埃。
2.根据权利要求1所述的存储器电路，其特征在于该第二电性栅极介电质厚度大于该第一电性栅极介电质厚度至少5埃。
3.根据权利要求1所述的存储器电路，其特征在于该第一及第二物理栅极介电质厚度低于20埃。
4.根据权利要求1所述的存储器电路，其特征在于该第一掺杂物浓度高于该第二掺杂物浓度至少50％。
5.一种动态随机存取存储器电路模块，所述动态随机存取存储器电路模块包括一电容装置，用以储存数据；一通栅装置，用以选择性地致能该电容装置，使该电容装置电性充电，该通栅装置包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一周边逻辑装置，用以与该通栅装置一起操作，该周边逻辑装置包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其特征在于该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该周边逻辑装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第二掺杂物浓度实质上大于该第一掺杂物浓度。
6.根据权利要求5所述的动态随机存取存储器电路模块，其特征在于该通栅装置及该周边逻辑装置分别具有一第一及第二电性栅极介电质厚度，且该第一电性栅极介电质厚度大于该第二电性栅极介电质厚度。
7.根据权利要求5所述的动态随机存取存储器电路模块，其特征在于该第一及第二物理栅极介电质厚度低于20埃。
8.根据权利要求7所述的动态随机存取存储器电路模块，其特征在于该第二掺杂物浓度高于该第一掺杂物浓度至少50％。
9.一种静态随机存取存储器电路模块，所述静态随机存取存储器电路模块包括至少一下拉NMOS晶体管，形成于一第一栅极介电质层上，且具有一第一栅极，其中，该第一栅极介电质层具有一第一物理栅极介电质厚度，且该第一栅极具有一第一掺杂物浓度；至少一上拉PMOS晶体管，形成于一第二栅极介电质层上，且具有一第二栅极，并与该下拉NMOS晶体管彼此耦接用以维持数据，其中，该第二栅极介电质层具有一第二物理栅极介电质厚度，且该第二栅极具有一第二掺杂物浓度；以及一通栅装置，形成于一第三栅极介电质层上，且具有一第三栅极，用以致能该上拉PMOS晶体管及该下拉NMOS晶体管电性充电，其中，该第三栅极介电质层具有一第三物理栅极介电质厚度，且该第三栅极具有一第三掺杂物浓度；其特征在于该第一，第二，及第三物理栅极介电质厚度实质上相同；其中，通过经过一或多个额外掺杂制程，该第一掺杂物浓度实质上大于该第二及第三掺杂物浓度，使得该下拉NMOS晶体管的电性栅极介电质厚度与该上拉PMOS晶体管或该通栅装置的电性栅极介电质厚度比较起来有至少2埃的差异。
10.根据权利要求9所述的静态随机存取存储器电路模块，其特征在于该下拉NMOS晶体管，该上拉PMOS晶体管，及该通栅装置分别具有一第一，第二，及第三电性栅极介电质厚度，且该第一电性栅极介电质厚度实质上小于该第二及第三电性栅极介电质厚度。
11.根据权利要求9所述的静态随机存取存储器电路模块，其特征在于该第一掺杂物浓度高于该第二及第三掺杂物浓度至少50％。
12.根据权利要求9所述的静态随机存取存储器电路模块，其特征在于更包括一周边逻辑装置，形成于一第四栅极介电质层上，且具有一第四栅极，用以与该通栅装置一起操作，其中，该第四栅极介电质层具有一第四物理栅极介电质厚度，且该第四栅极具有一第四掺杂物浓度。
13.根据权利要求12所述的静态随机存取存储器电路模块，其特征在于该第四物理栅极介电质厚度实质上等于该第一物理栅极介电质厚度，且该第四掺杂物浓度大于该第一掺杂物浓度。
14.根据权利要求13所述的静态随机存取存储器电路模块，其特征在于该第四掺杂物浓度高于该第一掺杂物浓度至少50％。
15.根据权利要求9所述的静态随机存取存储器电路模块，其特征在于该第二及第三物理栅极介电质厚度低于15埃。
全文摘要
本发明提供一种存储器电路，动态及静态随机存取存储器电路模块，其为一种集成电路，其具有一或多个装置，该等装置具有实质上相等的物理栅极介电质厚度，而具有不同的电性栅极介电质厚度，以可符合不同的操作需要。以一或多个装置使用多掺杂制程而以相同屏蔽组来制造一或多个装置，进而产生实质上相同的物理栅极介电质厚度，而产生相异的电性栅极介电质厚度。经过多掺杂制程的装置具有相异掺杂物浓度，借此提供不同电性特性，例如门坎电压。本发明有效地产生两或多种有效核心栅极掺杂物浓度，而不需附加的屏蔽，降低制作成本，且减少了通栅装置漏电流或电容漏电流，在较低操作电压下，可改善β比及静态噪声边限。
文档编号H01L27/108GK1722441SQ20051008067
公开日2006年1月18日 申请日期2005年7月6日 优先权日2004年7月6日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司