专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种适用于铁电存储器的半导体器件及其制造方法。
背景技术：
近年来，人们将注意力集中在利用铁电膜作为电容器的介电膜。该电容器称为铁电电容器，而包括该铁电电容器的铁电存储器(FeRAM铁电随机存取存储器)为非易失性存储器。铁电存储器的优点为例如高速运行能力、低耗电量、极好的写/读耐久性，因此人们期望对其进行进一步发展。
但是，铁电电容器具有这样的特性，即其特性易于因来自外界的氢气和湿气而退化。例如，人们熟知的是，在由依次叠置的Pt膜制成的下电极、PbZr1-xTixO3膜(PZT膜)制成的铁电膜及Pt膜制成的上电极构成铁电电容器的情况下，在氢分压约为40Pa(0.3托)的气氛中，当其衬底被加热到约为200℃的温度时，PZT膜会丧失其大部分的铁电特性。此外，人们熟知的是，当对已经吸收湿气或者位于湿气附近的铁电电容器进行热处理时，铁电电容器的铁电膜的铁电现象会显著降低。
由于铁电电容器的这种特性，在铁电存储器的制造工艺中，能够最大限度抑制湿气产生的低温处理被选择作为形成铁电膜之后的工艺。此外，作为沉积层间绝缘膜的工艺，选取使用产生较少氢的材料气体、利用CVD(化学气相沉积)法等的沉积工艺。并且，作为防止由于氢和湿气引起铁电膜退化的技术，人们提出了在铁电电容器上形成氧化铝膜的技术，以及在铁电电容器上形成的层间绝缘膜上形成氧化铝膜的技术，等等。这是因为氧化铝膜具有防止氢和湿气扩散的功能。因此，这些技术能够防止氢和湿气到达铁电膜，从而防止由于氢和湿气引起的铁电膜的退化。
例如，在专利文献1至5中对这些技术就进行了描述。
在铁电电容器形成之后，形成Al布线，并进一步通过等离子体CVD法等形成氧化物膜作为层间绝缘膜。在形成氧化物膜期间，铁电电容器也可能退化。因此，在层间绝缘膜形成之前，形成覆盖Al布线的氧化铝膜。
但是，氧化铝膜难以蚀刻。为了确保上面形成的布线与Al布线之间导电，需要蚀刻氧化铝膜以形成通孔。但是，这道工艺很困难。因此，通孔的直径可能变得小于设计值，或者由于蚀刻期间沉积的物质的影响，将形成为插塞(via plug)的钨塞(W塞)可能变得异常，因此导致接触不良。这会减少设计余量、增加提供稳定特性的难度并降低产量。因此，目前，氧化铝膜的总厚度被设置为70nm或者更少。
日本特开平No.2003-197878；[专利文献2]日本特开平No.2001-68639；[专利文献3]日本特开平No.2003-174145；[专利文献4]日本特开平No.2002-176149；[专利文献5]日本特开平No.2003-100994；[专利文献6]日本特开平No.2003-289074。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，其能够在防止铁电电容器损坏的同时，提供稳定的特性。
本发明人为了克服上述问题进行了认真的研究，从而得到以下本发明的各个方案。
根据本发明的第一种半导体器件，包括铁电电容器，其具有电极；以及绝缘膜，其抑制氢或湿气侵入到铁电电容器中。该绝缘膜包括有缝隙，在所述缝隙中形成与所述铁电电容器的电极相连接的布线。该第一种半导体器件还包括布线层，其包括形成在所述绝缘膜中的缝隙中且与所述铁电电容器的电极相连接的布线。所述布线的表面从所述绝缘膜露出。在CMP工艺之后在布线之间的缝隙中形成用于抑制氢和湿气侵入的绝缘膜的情况下，绝缘膜的表面非常平坦。
根据本发明的第二种半导体器件，包括铁电电容器，其具有上电极；以及绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中。该绝缘膜形成在该上电极的表面的下方，并且该上电极的表面从所述绝缘膜露出。在CMP工艺之后在该上电极的表面的下方位置形成用于抑制氢和湿气侵入的绝缘膜的情况下，该绝缘膜的表面非常平坦。
在根据本发明的半导体器件的第一种制造方法中，形成具有电极的铁电电容器，然后形成布线层，所述布线层包括与该铁电电容器的电极直接连接的布线。当形成布线层时，在该布线的缝隙中形成抑制氢或湿气侵入该铁电电容器的绝缘膜，以露出该布线的表面。在CMP工艺之后在布线之间的缝隙中形成用于抑制氢和湿气侵入的绝缘膜的情况下，该绝缘膜的表面非常平坦。
在根据本发明的半导体器件的第二种制造方法中，形成具有上电极的铁电电容器，然后在该上电极的表面的下方，形成抑制氢或湿气侵入到该铁电电容器中的绝缘膜，以露出该上电极的表面。在CMP工艺之后在该上电极的表面的下方位置形成用于抑制氢和湿气侵入的绝缘膜的情况下，该绝缘膜的表面非常平坦。
优选地，由在该上电极下方形成的用于抑制湿气侵入的绝缘膜，或者在该布线层的缝隙中形成的用于抑制湿气侵入的绝缘膜，或者二者的结合，形成两层或更多层的绝缘膜。
并且，优选地，将用于抑制湿气侵入的绝缘膜置于逻辑电路部分、焊盘部分、芯片之间的划片部分(scribe section)的上方，以及铁电存储器部分的上方。
图1为示出通过根据本发明实施例的方法制造的铁电存储器的存储单元阵列的结构的电路图。
图2A至2H为以工艺顺序示出根据本发明第一实施例的铁电存储器制造方法的横截面图。
图3为示出根据另一实施例的铁电存储器的横截面图。
图4A至4C为以工艺顺序示出根据本发明第二实施例的铁电存储器制造方法的横截面图。
图5A至5C为以工艺顺序示出根据本发明第三实施例的铁电存储器制造方法的横截面图。
图6A至6J为以工艺顺序示出根据本发明第四实施例的铁电存储器制造方法的横截面图。
图7为示出根据第四实施例的修改例的横截面图。
图8A至8H为以工艺顺序示出根据本发明第五实施例的铁电存储器制造方法的横截面图。
图9为示出根据第五实施例的修改例的横截面图。
图10A至10C为以工艺顺序示出根据本发明第六实施例的铁电存储器制造方法的横截面图。
图11为示出根据本发明实施例的半导体器件的布置的横截面图。
图12为示出根据本发明实施例的半导体器件的垂直结构的横截面图。
图13为示出Al2O3膜41的视图。
图14A为示出根据本发明实施例的半导体器件的布置的视图。
图14B为示出Al2O3膜41的布置的视图。
图15为示出根据本发明第七实施例的半导体器件的布置的横截面图。
图16为示出根据本发明第七实施例的半导体器件的横截面图。
图17为根据本发明第一实施例的修改例的横截面图。
图18为根据第六实施例的修改例的横截面图。
具体实施例方式
以下，参考附图描述本发明的实施例。图1为示出通过根据本发明实施例的方法制造的铁电存储器(半导体器件)的存储单元阵列的结构的电路图。
存储单元阵列包括沿单一方向延伸的多条位线103，沿与位线103的延伸方向垂直的方向延伸的多条字线104和板线105。在与位线103、字线104及板线105形成的网格对准时，铁电存储器的多个存储单元被设置成阵列形状。每个存储单元设置有铁电电容器(存储部分)101和MOS晶体管(切换部分)102。
MOS晶体管102的栅极与字线104相连接。此外，MOS晶体管102的源极和漏极中的一个与位线103相连接，而MOS晶体管102的源极和漏极中的另一个与铁电电容器101的一个电极相连接。此外，铁电电容器101的另一个电极与板线105相连接。此外，各个字线104和各个板线105被沿与其延伸方向相同的方向排列的多个MOS晶体管102共用。类似地，各个位线103被沿与其延伸方向相同的方向排列的多个MOS晶体管102共用。字线104和板线105的延伸方向以及位线103的延伸方向可分别称为行方向和列方向。但是，位线103、字线104及板线105的设置并不限于上述方式。
如上述构成的铁电存储器的存储单元阵列根据铁电电容器101中设置的铁电膜的极性来存储数据。
-第一实施例-接下来，将描述本发明的第一实施例。这里，为了方便起见，将连同半导体器件的制造方法一起描述该半导体器件的横截面结构。图2A至2H为以工艺顺序示出根据本发明第一实施例的用于制造铁电存储器(半导体器件)的方法的横截面图。
根据本发明，制成下面的半导体器件。即如图11所示，按从左至右的顺序，半导体器件包括划片部分201、划片部分-PAD(焊盘)部分的边界部分202、PAD部分203、PAD部分-电路部分的边界部分204、逻辑电路部分205、电路-电路的边界部分206、FeRAM部分(铁电电容器部分)207、PAD部分-电路部分的边界部分208、PAD部分209、划片部分-PAD部分的边界部分210及划片部分211。
下面，除了FeRAM部分207之外的区域能够通过FeRAM部分207的制造方法来表示，从而省略了对这些区域的制造方法的描述。
此外，如图12所示，通过划分的半导体器件的垂直结构，可以认为半导体器件包括布线层301、铁电层302及晶体管层303。晶体管层303包括用于FeRAM存储器的晶体管(未示出)及用于逻辑电路部分205的晶体管(未示出)。在FeRAM部分207中，晶体管位于FeRAM电容器附近或下面，而在逻辑电路部分205中，晶体管位于逻辑电路附近或下面。为了简化附图，省略了逻辑电路部分205中晶体管的图示。
在本实施例中，首先，如图2A和图11所示，例如，通过LOCOS(硅的局部氧化)法，在诸如硅衬底的半导体衬底1的表面上形成用于划分元件有源区的元件隔离绝缘膜2。接下来，在通过元件隔离绝缘膜2划分的元件有源区中形成晶体管(MOSFET)，其中该晶体管包括栅极绝缘膜3、栅电极4、硅化物层5、侧壁6及由低浓度扩散层21和高浓度扩散层22构成的源极/漏极扩散层。该晶体管相应于图1中的MOS晶体管102。作为栅极绝缘膜3，例如通过热氧化形成大约100nm厚的SiO2膜。接下来，在整个表面上形成氮氧化硅膜7，以使其覆盖MOSFET，然后在整个表面上形成氧化硅膜8a。形成氮氧化硅膜7是为了在形成氧化硅膜8a期间防止由于氢引起栅极绝缘膜3等的退化。例如，使用TEOS(正硅酸乙酯)作为材料，通过CVD法形成氧化硅膜8a，且其厚度约为700nm。
然后，在650℃的N2气氛中进行退火处理，以使氧化硅膜8a脱气(degas)。接下来，例如通过溅射法在氧化硅膜8a上形成约20nm厚的Al2O3膜8b，作为下电极黏附层。在Al2O3膜8b上形成下电极膜9。例如通过溅射法形成约150nm厚的Pt膜，作为下电极膜9。
接下来，类似于图2A所示，在下电极膜9上形成非晶态的铁电膜10。例如，使用PLZT((Pb，La) (Zr，Ti)O3)靶通过RF溅射法，形成约100nm至200nm厚的PLZT膜，作为铁电膜10。随后，在650℃或更低的温度的含有Ar和O2的气氛中进行热处理(RTA快速热退火)，并在750℃的氧气氛中进一步进行RTA处理。从而，使铁电膜10完全结晶，同时使构成下电极膜9的Pt膜更致密，因而抑制下电极膜9与铁电膜10之间的界面附近Pt和O的相互扩散。
然后，类似于图2A所示，在铁电膜10上形成上电极膜11。为了形成上电极膜11，例如，通过溅射法形成约200nm至300nm厚的氧化铱膜。
然后，将上电极膜11图案化，以形成如图2B所示的上电极11a。然后，为了减轻由图案化引起的损坏，在含有氧的气氛中进行热处理。接着，将铁电膜10图案化，以形成如图2B所示的电容器绝缘膜10a。随后，进行氧退火，以防止将在后面形成的Al2O3膜脱落。然后，类似于图2B所示，通过溅射法在整个表面上形成Al2O3膜12作为保护膜。为了减轻由溅射引起的损坏，进行氧退火。保护膜(Al2O3膜12)可防止来自外界的氢侵入铁电电容器中。
随后，类似于图2B所示，将Al2O3膜12和下电极膜9图案化，以形成下电极9a。然后，进行氧退火，以防止将在后面形成的Al2O3膜脱落。包括下电极9a、电容器绝缘膜10a及上电极11a的铁电电容器相应于图1中的铁电电容器101。然后，类似于图2B所示，通过溅射法在整个表面上形成Al2O3膜13作为保护膜。接下来，为了减少电容器漏电而进行氧退火。
接下来，如图2C所示，通过高密度等离子体法在整个表面上形成层间绝缘膜14。层间绝缘膜14的厚度设置为大约1.5μm。然后，通过CMP(化学机械研磨)法使层间绝缘膜14平坦化。接着，使用N2O气体进行等离子体处理。因此，层间绝缘膜14的表面被氮化至一定程度，这抑制了湿气侵入到其内部。当使用含有氮或氧至少其中之一的气体时，这种等离子体处理是有效的。
然后，如图2D所示，穿过层间绝缘膜14、Al2O3膜13、Al2O3膜8b、氧化硅膜8a及氮氧化硅膜7，形成到达晶体管的高浓度扩散层22上的硅化物层5的孔。随后，通过溅射法在孔中连续形成Ti膜和TiN膜，以形成阻挡金属膜(未示出)。然后，通过CVD(化学气相沉积)法在孔中嵌入W膜，之后将W膜平坦化，以形成W塞15。
然后，例如通过等离子体高速CVD法形成SiON膜(未示出)作为用于W塞15的防止氧化膜。随后，穿过SiON膜、层间绝缘膜14、Al2O3膜13以及Al2O3膜12，形成到达上电极11a的接触孔和到达下电极9a的接触孔。然后，为了减轻损坏，进行氧退火。接下来，通过回蚀从整个表面去除SiON膜，以露出W塞15的表面。然后，类似于图2D所示，在露出上电极11a的部分表面、下电极9a的部分表面及W塞15的表面的状态下，形成Al膜17和导电阻挡膜18，并将这些膜图案化以形成布线。此时，例如W塞15和上电极11a通过部分布线互连。此外，优选在形成Al膜17之前也形成导电阻挡膜。例如，可以采用TiN膜、TiSiN膜、TaN膜、CrN膜、HfN膜、ZrN膜、TiAlN、TaAlN膜、CrAlN膜、HfAlN膜等作为导电阻挡膜18。并且，可以叠置这些膜。而且，也可以采用诸如TiSi膜、CoSi等的硅化物膜作为导电阻挡膜18。
然后，如图2E所示，可以形成厚度大于布线的Al2O3膜。
然后，如图2F所示，通过CMP(平坦化)处理研磨Al2O3膜41，直到露出导电阻挡膜18。也就是，使用导电阻挡膜18作为停止膜(stopper film)，对Al2O3膜41进行CMP处理。
然后，如图2G所示，例如通过高密度等离子体法在整个表面上形成氧化硅膜19，然后将其表面平坦化。之后在氧化硅膜19上形成Al2O3膜20作为保护膜，以防止氢和湿气的侵入。此外，例如通过高密度等离子体法在Al2O3膜20上形成氧化硅膜23。
随后，类似于图2G所示，穿过氧化硅膜23、Al2O3膜20及氧化硅膜19形成到达导电阻挡膜18的通孔，然后在其中嵌入W塞24。
根据本实施例，当形成通孔时，在导电阻挡膜18上没有难以处理的Al2O3膜。这使得可以容易地形成所需形状的通孔。因此，可以避免通常出现的通孔变窄以及蚀刻期间由沉积的物质引起的不便。
然后，在形成W塞24之后，如图2H所示，形成布线25、氧化硅膜26、Al2O3膜27、氧化硅膜28、W塞29、Al布线30、氧化硅膜32、氮化硅膜33、聚酰亚胺层35及焊盘开口34。Al布线30在焊盘开口34处露出的部分被用作焊盘。
如上所述，完成包括铁电电容器的铁电存储器的形成。
因此，根据本实施例，由于Al2O3膜41(保护膜)没有留在布线上，因此能够按照设计容易地形成通孔。
此外，在除PAD开口部分之外的区域形成Al2O3膜41作为保护膜，如图13和图14B所示。如上所述，该半导体器件可被分成划片部分211、划片部分-PAD部分的边界部分210、PAD部分209、PAD部分-电路部分的边界部分208、FeRAM部分(单元部分)207、电路-电路的边界部分206、逻辑电路部分205、PAD部分-电路部分的边界部分204等。此外，如图14A所示的布置。而且，PAD下面的布线可以是Al-Cu布线或者是嵌入的Cu布线。
此外，同样在第一实施例中，在氧化硅膜19和氧化硅膜23之间形成Al2O3膜20，氧化硅膜19可以形成为具有较大的厚度，而不形成Al2O3膜20和氧化硅膜23，如图3所示。
并且，代替Al2O3膜41，可以形成氧化物膜、氮化物膜、碳化物膜或者聚酰亚胺膜作为保护膜。作为氧化物膜，例如可以为氧化钛膜和涂覆型氧化物膜(例如，SOG(旋涂式玻璃)膜)。作为氮化物膜，例如可以为氮化硅膜、氮氧化硅膜及氮化硼膜。作为碳化物膜，例如可以为碳化硅膜以及类金刚石碳膜(diamond-like-carbon film)。
此外，同样在第一实施例中，铁电电容器的结构为平面型，也可以采用如图17所示的堆叠型结构。在这种情况下，穿过替代Al2O3膜8b的SiN膜8c等形成与下电极9a连接的、诸如W塞的插塞71。此外，同样在图17中，铁电电容器在其侧面具有阶梯(step)，在利用高温共同(collective)蚀刻技术的情况下不会形成这些阶梯。此外，利用高温共同蚀刻技术能够实现微型化。
-第二实施例-接下来，将描述本发明的第二实施例。这里，为了方便起见，将连同半导体器件的制造方法一起描述半导体器件的横截面结构。图4A至4C为以工艺顺序示出根据本发明第二实施例的用于制造铁电存储器(半导体器件)的方法的横截面图。
在第二实施例中，首先，如图4A所示，类似于第一实施例，进行一系列工艺直到形成包括Al膜17和Al2O3膜42的布线。接下来，在整个表面上形成厚度小于布线的Al2O3膜42作为保护膜。优选地，Al2O3膜42的厚度等于或大于20nm。
然后，如图4B所示，通过CMP(平坦化)处理研磨Al2O3膜42，直到露出导电阻挡膜18。也就是，通过使用导电阻挡膜18作为停止膜，对Al2O3膜42进行CMP处理。
然后，如图4C所示，例如通过高密度等离子体法在整个表面上形成氧化硅膜19，然后将其表面平坦化。接着，在氧化硅膜19上形成Al2O3膜20作为保护膜。此外，例如通过高密度等离子体法在Al2O3膜20上形成氧化硅膜23。
随后，如图4C所示，穿过氧化硅膜23、Al2O3膜20及氧化硅膜19形成到达导电阻挡膜18的通孔，然后在其中嵌入W塞24。
根据本实施例，类似地，在形成通孔时，在导电阻挡膜18上没有难以处理的Al2O3膜。因此，可以提供与第一实施例相同的效果。
-第三实施例-接下来，将描述本发明的第三实施例。这里，为了方便起见，将连同半导体器件的制造方法一起描述半导体器件的横截面结构。图5A至5C为以工艺顺序示出根据本发明第三实施例的用于制造铁电存储器(半导体器件)的方法的横截面图。
在第三实施例中，首先，如图5A所示，类似于第二实施例，进行一系列工艺直到形成Al2O3膜42。形成厚度大于布线的氧化硅膜43。
然后，如图5B所示，通过CMP(平坦化)处理研磨氧化硅膜43和Al2O3膜42，直到露出导电阻挡膜18。也就是，通过使用导电阻挡膜18作为停止膜，对氧化硅膜43和Al2O3膜42进行CMP处理。
然后，如图5C所示，例如通过高密度等离子体法在整个表面上形成氧化硅膜19，并且将其表面平坦化。接着，在氧化硅膜19上形成Al2O3膜20作为保护膜。此外，例如通过高密度等离子体法在Al2O3膜20上形成氧化硅膜23。
随后，如图5C所示，穿过氧化硅膜23、Al2O3膜20及氧化硅膜19形成到达导电阻挡膜18的通孔，然后在其中嵌入W塞24。
通过本实施例，可以提供与第二实施例相同的效果。此外，由于在对Al2O3膜42进行CMP处理期间在Al2O3膜42周围存在氧化硅膜43，因此能够获得高处理精度。
-第四实施例-接下来，将描述本发明的第四实施例。这里，为了方便起见，将连同半导体器件的制造方法一起描述半导体器件的横截面结构。图6A至6J为以工艺顺序示出根据本发明第四实施例的用于制造铁电存储器(半导体器件)的方法的横截面图。
在第四实施例中，首先，如图6A所示，类似于第一实施例，进行一系列工艺直到形成W塞15。接下来，形成到达下电极9a的插塞51和到达上电极11a的插塞52。插塞51和插塞52的材料没有特别的限制，例如可采用W(钨)。此外，可以在形成W塞15的同时或之前形成插塞51和插塞52。
然后，类似于图6A所示，在层间绝缘膜14上形成氧化硅膜53。例如可以形成未掺杂的氧化硅膜(NSG膜)作为氧化硅膜53。然后，在氧化硅膜53中形成布线沟槽，并且在其中形成Cu布线54。为了形成Cu布线54，例如在布线沟槽中嵌入Cu材料，然后通过CMP处理将其平坦化。
然后，如图6B所示，回蚀氧化硅膜53。因此，氧化硅膜53的表面变得低于Cu布线54的表面。
接下来，如图6C所示，在整个表面上形成覆盖Cu布线54的Al2O3膜55作为保护膜。
然后，如图6D所示，通过CMP处理研磨Al2O3膜55，直到露出Cu布线54。也就是，通过使用Cu布线54作为停止膜对Al2O3膜55进行CMP处理。同样在图6D中，示出了如下状态，即，Al2O3膜55的表面低于Cu布线54的表面，Al2O3膜55的表面也可以与Cu布线54的表面同样高。
然后，如图6E所示，在整个表面上形成氧化硅膜56。例如可以形成未掺杂的氧化硅膜(NSG膜)作为氧化硅膜56。接着，将氧化硅膜56平坦化。
然后，如图6F所示，在氧化硅膜56中形成布线沟槽57。
接下来，如图6G所示，在布线沟槽57中形成到达Cu布线54的通孔58。
然后，如图6H所示，例如通过电镀(plating)在整个表面上形成Cu材料59，以使其嵌入布线沟槽57和通孔58中。优选地，在形成Cu材料59之前形成籽晶层(未示出)。
然后，如图6I所示，对Cu材料59进行CMP处理，直到露出氧化硅膜56。
然后，如图6J所示，回蚀氧化硅膜56。然后，形成Al2O3膜60、氧化硅膜61、插塞62、Al布线30、氧化硅膜32、氮化硅膜33、聚酰亚胺层35以及焊盘开口34。Al布线30在焊盘开口34处露出的部分被用作焊盘。例如，布线层的层数可以是20或更多层。
由此，完成了包括铁电电容器的铁电存储器的形成。
由于在本实施例中采用镶嵌法来形成Cu布线，因此本实施例适用于微型化。此外，由于在Cu布线周围形成Al2O3膜55和60作为保护膜，因此，可以抑制铁电电容器的退化。此外，由于在Al2O3膜55和60形成之后没有留在Cu布线上，因此能够容易地形成通孔。
此外，同样在第四实施例中，铁电电容器的结构为平面型，也可以采用如图7所示的堆叠型结构。在这种情况下，穿过替代Al2O3膜8b的SiN膜8c等形成与下电极9a连接的插塞71。此外，同样在图7中，铁电电容器在其侧面具有阶梯，这些阶梯在利用高温共同蚀刻技术的情况下不会形成。此外，利用高温共同蚀刻技术能够实现微型化。
-第五实施例-接下来，将描述本发明的第五实施例。这里，为了方便起见，将连同半导体器件的制造方法一起描述半导体器件的横截面结构。图8A至8H为以工艺顺序示出根据本发明第五实施例的用于制造铁电存储器(半导体器件)的方法的横截面图。
在第五实施例中，首先如图8A所示，类似于第一实施例，进行一系列工艺直到形成铁电电容器。但是，省略了Al2O3膜12的形成。在形成铁电电容器之后，在整个表面上形成氧化硅膜81。
接下来，如图8B所示，通过CMP研磨氧化硅膜81，直到露出上电极11a。也就是，通过使用上电极11a作为停止膜，对氧化硅膜81进行CMP处理。
然后，如图8C所示，回蚀氧化硅膜81。因此，氧化硅膜81的表面变得低于上电极11a的表面。
然后，如图8D所示，在整个表面上形成覆盖上电极11a的Al2O3膜82作为保护膜。优选地，在形成Al2O3膜82之前，进行退火和使用N2O气体等的等离子体处理。通过退火，减轻了电容器绝缘膜10a中的损坏，并通过等离子体处理，使氧化硅膜81的表面被氮化至一定程度，从而抑制湿气侵入其内部。
然后，如图8E所示，通过CMP处理研磨Al2O3膜82，直到露出上电极11a。也就是，通过使用上电极11a作为停止膜对Al2O3膜82进行CMP处理。同样在图8E中，示出了如下状态，即Al2O3膜82的表面低于上电极11a的表面，Al2O3膜82的表面也可以与上电极11a的表面同样高。
接下来，如图8F所示，在整个表面上形成层间绝缘膜14。然后，通过CMP法将层间绝缘膜14平坦化。
随后，如图8G所示，类似于第四实施例，形成W塞15、插塞51和插塞52。
然后，如图8H所示，类似于第四实施例，通过镶嵌法形成氧化硅膜53和Cu布线54。接下来，在整个表面上形成氧化硅膜56，然后，将氧化硅膜56平坦化。接下来，在氧化硅膜56中形成布线沟槽和通孔，并且Cu材料59形成为嵌入在其中。然后，类似于第四实施例，进行氧化硅膜61的形成及随后的工艺。
通过本实施例，由于在上电极11a周围形成Al2O3膜82(保护膜)，因此可以抑制电容器绝缘膜10a的退化，类似于在布线周围形成保护膜的情况。此外，当形成到达上电极11a的通孔时，在上电极11a上不存在Al2O3膜82，这进一步提高了通孔的精度。
此外，同样在第五实施例中，铁电电容器的结构为平面型，也可以采用如图9所示的堆叠型结构。在这种情况下，穿过替代Al2O3膜8b的SiN膜8c等形成与下电极9a连接的插塞71。此外，同样在图9中，铁电电容器在其侧面具有阶梯，这些阶梯在利用高温共同蚀刻技术的情况下不会形成。此外，利用高温共同蚀刻技术能够实现微型化。
-第六实施例-接下来，将描述本发明的第六实施例。这里，为了方便起见，将连同半导体器件的制造方法一起描述半导体器件的横截面结构。图10A至10C为以工艺顺序示出根据本发明第六实施例的用于制造铁电存储器(半导体器件)的方法的横截面图。
在第六实施例中，首先如图10A所示，类似于第一实施例，进行一系列工艺直到形成Al2O3膜13。接下来，类似于第五实施例，形成氧化硅膜81。
接下来，如图10B所示，通过CMP处理研磨氧化硅膜81和Al2O3膜12和13，直到露出上电极11a。也就是，通过使用上电极11a作为停止膜，对氧化硅膜81和Al2O3膜12和13进行CMP处理。
接下来，如图10C所示，在整个表面上形成层间绝缘膜14。然后，通过CMP法将层间绝缘膜14平坦化。然后，类似于第四实施例，形成W塞15、插塞51及插塞52。
通过本实施例，当形成到达上电极11a的通孔时，在上电极11a上不存在Al2O3膜12和13，这进一步提高了通孔的精度。
此外，在第六实施例中，可以采用图18所示的堆叠型结构。在这种情况下，穿过替代Al2O3膜8b的SiN膜8c等形成与下电极9a连接的插塞71。此外，同样在图18中，铁电电容器在其侧面具有阶梯，这些阶梯在利用高温共同蚀刻技术的情况下不会形成。此外，利用高温共同蚀刻技术能够实现微型化。
-第七实施例-接下来，将描述本发明的第七实施例。在第七实施例中，如图15和16所示，形成两层或更多层的Al2O3膜。也就是，形成Al2O3膜82和55，并进一步在它们的上面形成Al2O3膜83和84。
此外，在任一实施例中，例如，可以采用PbZr1-xTixO3膜、Pb1-xLaxZr1-yTiyO3膜、SrBi2(TaxNb1-x)2O9膜、Bi4Ti2O12膜等作为铁电膜。另外，可以采用Al-Cu合金等以及Al和Cu作为布线材料。
专利文献6(日本特开平No.2003-289074)描述了为了形成具有高长宽比的布线而平坦化在布线之间嵌入的层间绝缘膜。但是，其中没有关于为了防止湿气扩散而在布线上形成膜的描述。此外，这种层间绝缘膜易于处理，因此不必仅为了易于形成开口而将层间绝缘膜平坦化。
对于本发明，可以通过绝缘膜保护铁电电容器。此外由于绝缘膜形成为露出布线的表面或者上电极，因此能够穿过覆盖布线或者上电极的绝缘膜容易地形成开口。
当在铁电存储单元部分上形成用于抑制至少湿气侵入的绝缘膜时，可以容易地形成开口，同时减少从铁电存储器部分上侵入的湿气或者氢的量。这能够防止由于湿气或者氢的侵入引起的铁电电容器特性的退化。
当在铁电存储单元部分和外围电路部分上形成用于抑制至少湿气侵入的绝缘膜时，可以容易地形成开口，减少从铁电存储单元部分上侵入的湿气或者氢的量，并同时减少从外围电路部分上侵入的湿气或者氢的量。也就是，这能够减少从芯片上侵入的湿气或者氢的总量。因此，这能够防止由于湿气或者氢的侵入引起的铁电电容器特性的退化。
当在铁电存储单元部分、外围电路部分及焊盘部分上形成用于抑制至少湿气侵入的绝缘膜时，可以容易地形成开口，减少从铁电存储单元部分和外围电路部分上侵入的湿气或者氢的量，并同时减少从焊盘部分上侵入的湿气或者氢的量。也就是，这能够减少从芯片上侵入的湿气或者氢的总量。其能够防止由于湿气或者氢的侵入引起的铁电电容器特性的退化。
当在铁电存储单元部分、外围电路部分、焊盘部分及整个衬底表面上形成用于抑制至少湿气侵入的绝缘膜时，可以容易地形成开口，减少从铁电存储单元部分、外围电路部分及焊盘部分上侵入的湿气或者氢的量，并进一步减少从其他部分上侵入的湿气或者氢的量。也就是，这能够减少从芯片上侵入的湿气或者氢的总量。其能够防止由于湿气或者氢的侵入引起的铁电电容器特性的退化。
此外，当形成两层或者更多层用于抑制湿气侵入的绝缘膜时，能够彻底减少从上方侵入的湿气或氢的量。
权利要求
1.一种半导体器件，包括铁电电容器，其具有电极；绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜包括有缝隙，在所述缝隙中形成与所述铁电电容器的电极相连接的布线；以及布线层，其包括形成在所述绝缘膜中的缝隙中且与所述铁电电容器的电极相连接的布线，所述布线的表面从所述绝缘膜露出。
2.如权利要求1所述的半导体器件，其中所述布线层包括形成于所述布线的表面上的导电阻挡膜。
3.如权利要求2所述的半导体器件，其中所述导电阻挡膜为金属氮化物膜。
4.如权利要求1所述的半导体器件，其中所述布线包含Al和Cu中至少其中之一。
5.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有电极；绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜包括有缝隙，在所述缝隙中形成与所述铁电电容器的电极相连接的布线；和布线层，其包括形成在所述绝缘膜中的缝隙中且与所述铁电电容器的电极相连接的布线，所述布线的表面从所述绝缘膜露出；以及外围电路部分，至少在所述铁电存储单元部分上形成所述绝缘膜。
6.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有电极；绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜包括有缝隙，在所述缝隙中形成与所述铁电电容器的电极相连接的布线；和布线层，其包括形成在所述绝缘膜中的缝隙中且与所述铁电电容器的电极相连接的布线，所述布线的表面从所述绝缘膜露出；外围电路部分；以及焊盘部分，至少在所述铁电存储单元部分及所述外围电路部分上形成所述绝缘膜。
7.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有电极；绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜包括有缝隙，在所述缝隙中形成与所述铁电电容器的电极相连接的布线；和布线层，其包括形成在所述绝缘膜中的缝隙中且与所述铁电电容器的电极相连接的布线，所述布线的表面从所述绝缘膜露出；外围电路部分；焊盘部分；以及划片区域部分，至少在所述铁电存储单元部分、所述外围电路部分及所述焊盘部分上形成所述绝缘膜。
8.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有电极；绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜包括有缝隙，在所述缝隙中形成与所述铁电电容器的电极相连接的布线；和布线层，其包括形成在所述绝缘膜中的缝隙中且与所述铁电电容器的电极相连接的布线，所述布线的表面从所述绝缘膜露出；外围电路部分；焊盘部分；以及划片区域部分，所述铁电存储单元部分、所述外围电路部分、所述焊盘部分及所述划片区域部分包含在铁电存储器芯片中，在半导体衬底上形成多个铁电存储器芯片，并且在所述半导体衬底的整个表面上形成所述绝缘膜。
9.一种半导体器件，包括铁电电容器，其具有上电极；以及绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜形成在所述上电极的表面的下方，并且所述上电极的表面从所述绝缘膜露出。
10.如权利要求9所述的半导体器件，其中所述绝缘膜形成在所述上电极的侧部。
11.如权利要求9所述的半导体器件，其中所述绝缘膜覆盖所述铁电电容器的侧面。
12.如权利要求1所述的半导体器件，其中所述绝缘膜是从氧化物膜、氮化物膜及碳化物膜构成的组中选择的膜。
13.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有上电极；和绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜形成在所述上电极的表面的下方，并且所述上电极的表面从所述绝缘膜露出；以及外围电路部分，至少在所述铁电存储单元部分上形成所述绝缘膜。
14.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有上电极；和绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜形成在所述上电极的表面的下方，并且所述上电极的表面从所述绝缘膜露出；外围电路部分；以及焊盘部分，至少在所述铁电存储单元部分及所述外围电路部分上形成所述绝缘膜。
15.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有上电极；和绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜形成在所述上电极的表面的下方，并且所述上电极的表面从所述绝缘膜露出；外围电路部分；焊盘部分；以及划片区域部分，至少在所述铁电存储单元部分、所述外围电路部分及所述焊盘部分上形成所述绝缘膜。
16.一种半导体器件，包括铁电存储单元部分，其包括多个铁电存储器，每个铁电存储器包括铁电电容器，其具有上电极；和绝缘膜，其抑制氢或湿气侵入到所述铁电电容器中，所述绝缘膜形成在所述上电极的表面的下方，并且所述上电极的表面从所述绝缘膜露出；外围电路部分；焊盘部分；以及划片区域部分，所述铁电存储单元部分、所述外围电路部分、所述焊盘部分及所述划片区域部分包含在铁电存储器芯片中，在半导体衬底上形成多个铁电存储器芯片，并且在所述半导体衬底的整个表面上形成所述绝缘膜。
17.一种半导体器件的制造方法，包括如下步骤形成具有电极的铁电电容器；以及形成布线层，所述布线层包括与所述铁电电容器的电极直接连接的布线，所述形成布线层的步骤包括如下步骤在所述布线的缝隙中形成抑制氢或湿气侵入所述铁电电容器的绝缘膜，以露出所述布线的表面。
18.如权利要求17所述的半导体器件的制造方法，其中所述形成布线层的步骤包括在所述布线的表面上形成导电阻挡膜的步骤。
19.如权利要求18所述的半导体器件的制造方法，其中形成金属氮化物膜作为所述导电阻挡膜。
20.如权利要求17所述的半导体器件的制造方法，其中形成含有Al的布线作为所述布线。
21.如权利要求17所述的半导体器件的制造方法，其中所述形成布线层的步骤包括通过镶嵌法形成含有Cu的布线的步骤。
22.如权利要求18所述的半导体器件的制造方法，其中该制造方法还包括如下步骤在使用所述导电阻挡膜作为停止膜的同时，通过CMP工艺将所述绝缘膜平坦化。
23.一种半导体器件的制造方法，其中所述半导体器件具有包括多个铁电存储器的铁电存储单元部分及外围电路部分，所述制造方法包括如下步骤形成具有电极的铁电电容器；形成与所述铁电电容器的电极相连接的布线层；以及除了所述布线层形成布线的部分之外，至少在所述铁电存储单元部分的区域上，形成抑制氢或湿气侵入所述铁电电容器的绝缘膜，以露出所述布线的表面。
24.一种半导体器件的制造方法，包括如下步骤形成具有上电极的铁电电容器；在所述上电极的表面的下方形成抑制氢或湿气侵入所述铁电电容器的绝缘膜，以露出所述上电极的表面。
25.如权利要求24所述的半导体器件的制造方法，其中所述绝缘膜形成在所述上电极的侧部。
26.如权利要求24所述的半导体器件的制造方法，其中所述铁电电容器的侧面被所述绝缘膜覆盖。
27.如权利要求17所述的半导体器件的制造方法，其中形成从氧化物膜、氮化物膜及碳化物膜构成的组中选择的膜作为所述绝缘膜。
28.如权利要求24所述的半导体器件的制造方法，其中该制造方法还包括如下步骤在使用所述上电极的材料作为停止膜的同时，通过CMP工艺将所述绝缘膜平坦化。
29.一种半导体器件，包括铁电电容器，其具有上电极；布线层，其包括与所述铁电电容器的电极相连接的布线；以及两层或更多层绝缘膜，其由在所述布线的缝隙中形成的绝缘膜或者在所述铁电电容器的上电极下方形成的绝缘膜构成以露出所述上电极的表面，或者由二者一起构成。
全文摘要
本发明提供一种半导体器件及其制造方法。其中，形成厚度大于布线的Al
文档编号H01L21/02GK1841746SQ200510092679
公开日2006年10月4日 申请日期2005年8月19日 优先权日2005年3月30日
发明者菊池秀明, 永井孝一 申请人:富士通株式会社