专利名称：高压金属氧化物半导体元件及其制造方法
技术领域：
本发明涉及一种半导体元件，尤其涉及一种高压金属氧化物半导体元件。
背景技术：
当金属氧化物半导体元件尺寸日益缩小时，随之缩短的沟道长度(channel length)会使得晶体管的操作速度变快，但因沟道缩短而衍生的问题也会日益严重，即所谓的短沟道效应(short channel effect)。若施加的电压不变，而晶体管的沟道长度缩短，根据电场＝电压/长度的公式可以得知，沟道内的电子的能量将会藉由电场加速而提升，进而增加电击穿(electricalbreakdown)的情形；反之电场的强度增加，也会使得沟道内的电子能量提高，同样会产生电击穿的现象。
对于处理高电压能力的功率元件应用上，双扩散金属氧化物半导体晶体管(Double-diffused MOS，DMOS)是相当受到重视的。DMOS元件常见的有横向双扩散金属氧化物半导体晶体管元件(Lateral Double-diffused MOS，LDMOS)及垂直双扩散金属氧化物半导体晶体管元件(VerticalDouble-diffused MOS，VDMOS)。
图1所绘示为现有一种LDMOS元件的剖面图。
请参照图1，LDMOS元件包括衬底100、场氧化层102、栅介电层104、栅极106、N型漂移区108、N型漏极区110、P型井区112及N型源极区114。衬底100为N型衬底(P-substrate)，场氧化层102设置于衬底100中。栅介电层104，设置于衬底100上且与场氧化层102相邻。栅极106设置于栅介电层104与部分场氧化层102上。N型漂移区108设置于场氧化层102下方的衬底100中。N型漏极区110设置于栅极106靠近场氧化层102的一侧的衬底100中。P型井区112设置于栅极106另一侧的衬底100中。N型源极区114设置于P型井区112中。
LDMOS元件为了达到高电压的需求，将N型漂移区108浓度变淡，但此种方法提高电压有限，并且会降低驱动电流。
图2所绘示为现有一种VDMOS元件的剖面图。
请参照图2，VDMOS元件包括衬底200、N型外延层202、栅介电层204、栅极206、N型源极区208、P型井区210、绝缘层212。衬底200为N型衬底，N型外延层202设置于衬底200上。栅介电层204设置于N型外延层202上。栅极206设置于栅介电层204上。N型源极区208设置于栅极206两侧的P型井区210中。绝缘层212覆盖栅极206。
VDMOS元件在P型井区210之间的等电位变动很大，因此使现有的VDMOS元件的击穿电压降低，最高仅能操作在60～100V之间，故对于需要更高电压操作的功率应用上将是一大限制。
传统的DMOS元件，不论是LDMOS元件或是VDMOS对于提高击穿(breakdown)电压的能力有限。此外，传统的DMOS元件具有高的导通电阻(ON-resistance，RON)也是另外一个亟待解决的问题。
发明内容
有鉴于此，本发明的目的是提供一种高压金属氧化物半导体元件，其具有较低的导通电阻。
本发明的再一目的是提供一种高压金属氧化物半导体元件的制造方法，可制造出具有高击穿电压的高压金属氧化物半导体元件。
本发明提出一种高压金属氧化物半导体元件，包括衬底、N型外延层、隔离结构、栅介电层、栅极、N型漏极区、P型井区、N型源极区、第一N型井区及埋入式N型掺杂区。N型外延层设置于衬底上。隔离结构设置于N型外延层中。栅介电层设置于N型外延层上且与隔离结构相邻。栅极设置于栅介电层与部分隔离结构上。N型漏极区设置于栅极靠近隔离结构的一侧的N型外延层中。P型井区设置于栅极另一侧的N型外延层中。N型源极区设置于P型井区中。第一N型井区设置于隔离结构下方及栅极一侧的N型外延层中，且第一N型井区与N型漏极区有重叠区域。埋入式N型掺杂区设置于N型外延层下方的衬底中且与第一N型井区相连接。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，还包括N型漂移区，设置于隔离结构下方的N型外延层中。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，N型漂移区的掺杂浓度大于第一N型井区的掺杂浓度。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，还包括第二N型井区，设置于栅极靠近隔离结构的一侧的N型外延层中并与埋入式N型掺杂区相连接，且第二N型井区与N型漏极区有重叠区域。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，第二N型井区的掺杂浓度大于N型漂移区的掺杂浓度，且N型漂移区的掺杂浓度大于第一N型井区的掺杂浓度。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，还包括第二N型井区，设置于栅极靠近隔离结构的一侧的N型外延层中并与埋入式N型掺杂区相连接，且第二N型井区与N型漏极区有重叠区域。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，第二N型井区的掺杂浓度大于第一N型井区的掺杂浓度。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件中，隔离结构包括场氧化层。
本发明提出一种高压金属氧化物半导体元件的制造方法，首先提供一衬底。接着，于衬底中形成埋入式N型掺杂区。然后，于衬底上形成N型外延层。接下来，于N型外延层中形成第一N型井区，且第一N型井区与埋入式N型掺杂区相连接。之后，于第一N型井区中形成隔离结构。然后，于N型外延层上形成栅介电层。随后，于栅介电层及部分隔离结构上形成栅极。再者，于部分栅极下方及栅极远离隔离结构的一侧的N型外延层中形成P型井区。接着，于栅极靠近隔离结构的一侧的N型外延层中形成N型漏极区，并于P型井区中形成N型源极区。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，还包括于隔离结构下方的N型外延层中形成N型漂移区。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，N型漂移区的掺杂浓度大于第一N型井区的掺杂浓度。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，还包括于栅极靠近隔离结构的一侧的N型外延层中形成第二N型井区，而第二N型井区与埋入式N型掺杂区相连接，且第二N型井区与N型漏极区有重叠区域。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，第二N型井区的掺杂浓度大于N型漂移区的掺杂浓度，且N型漂移区的掺杂浓度大于第一N型井区的掺杂浓度。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，还包括于栅极靠近隔离结构的一侧的N型外延层中形成第二N型井区，而第二N型井区与埋入式N型掺杂区相连接，且第二N型井区与N型漏极区有重叠区域。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，第二N型井区的掺杂浓度大于第一N型井区的掺杂浓度。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，P型井区包括在形成栅极之前或形成栅极之后形成。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，隔离结构包括场氧化层。
依照本发明的一优选实施例所述，在上述的高压金属氧化物半导体元件的制造方法中，场氧化层的形成方法包括热氧化法。
由于本发明所提出的高压金属氧化物半导体元件具有埋入式N型掺杂区及各种不同掺杂浓度的N型区域，可以提高击穿电压。
另一方面，高压金属氧化物半导体元件的埋入式N型掺杂区及各种不同掺杂浓度的N型区域提供电荷更多的流动路径，因此可以降低导通电阻。
此外，本发明的高压金属氧化物半导体元件的制造方法可与现行的双极晶体管-互补式金属氧化物半导体晶体管-双扩散金属氧化物半导体晶体管工艺(Bipolar-CMOS-DMOS process，BCD工艺)进行整合，无需增加光掩模即可完成本发明的高压金属氧化物半导体元件结构，因此不会增加额外的成本。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
图1所绘示为现有一种LDMOS元件的剖面图；图2所绘示为现有一种VDMOS元件的剖面图；
图3A～图3D所绘示为本发明一实施例的金属氧化物半导体晶体管元件的制造流程剖面图；图4所绘示为本发明一实施例的高压金属氧化物半导体元件的剖面图。
主要元件符号说明100、200、300衬底102场氧化层104、204、314栅介电层106、206、316栅极108、310N型漂移区110、324N型漏极区112、210、322P型井区114、208、326N型源极区202、304N型外延层212绝缘层302埋入式N型掺杂区306、312N型井区308隔离结构318N型源极延伸区320间隙壁具体实施方式
图3A～图3D所绘示为本发明一实施例的金属氧化物半导体晶体管元件的制造流程剖面图。
请参照图3A，首先提供一衬底300。衬底300例如是N型硅衬底。
接着，于衬底300中形成埋入式N型掺杂区302。埋入式N型掺杂区302的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成的。
然后，于衬底上形成N型外延层304。N型外延层304的形成方法例如是以磷为掺杂剂利用原位掺杂方式进行一化学气相沉积工艺形成一层非晶硅材料层(未绘示)，再对此非晶硅材料层进行一固相外延步骤而形成的。
接下来，请参照图3B，于N型外延层304中形成N型井区306，且N型井区306与埋入式N型掺杂区302相连接。N型井区306的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成的。
之后，于N型井区306中形成隔离结构308。隔离结构308的材质例如是氧化硅。隔离结构308例如是利用热氧化法所形成的场氧化层。本领域技术人员可轻易得知，只要是可用以隔离的结构及材料均可应用于本发明的隔离结构308。举例来说，隔离结构308可为浅沟渠隔离结构。
值得一提的是，本发明的高压金属氧化物半导体结构可选择性地于隔离结构308下方的N型外延层304中形成N型漂移区310。N型漂移区310的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成的。N型漂移区310与N型井区306可藉由调整离子注入能量及掺杂浓度在同一个离子注入工艺中一起形成。其中，N型漂移区310的掺杂浓度大于N型井区306的掺杂浓度。
此外，还可以选择性地在靠近隔离结构308的一侧的N型外延层304中形成N型井区312，而N型井区312与埋入式N型掺杂区302相连接。N型井区312的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成的。N型井区312的掺杂浓度大于N型漂移区310的掺杂浓度。
然后，请参照3C，于N型外延层304上形成栅介电层314。栅介电层314的材质例如是氧化硅。栅介电层的形成方法例如是热氧化法。
随后，于栅介电层314及部分隔离结构308上形成栅极316。栅极316的材质例如是掺杂多晶硅。栅极316的形成方法例如是以原位掺杂的方式进行一化学气相沉积工艺，再进行光刻及蚀刻工艺而形成的。
此外，可以在栅极316远离隔离结构308的一侧的N型外延层304中形成一N型源极延伸区318。N型源极延伸区318的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成的。
然后，于栅极316的侧壁上形成间隙壁320。间隙壁320的材质例如是氮化硅。间隙壁320的形成方法例如是先于衬底300上形成一间隙壁材料层(未绘示)，再进行一回蚀刻工艺而形成的。
再者，请参照图3D，于部分栅极316下方及栅极316远离隔离结构308的一侧的N型外延层304中形成P型井区322。P型井区322的形成方法例如是以硼为掺杂剂进行一离子注入工艺而形成的。上述P型井区322虽然是在栅极316形成之后形成，但本领域技术人员可轻易推知，P型井区322也可在形成栅极316之前形成。
接着，于栅极316靠近隔离结构308的一侧的N型外延层304中形成N型漏极区324，并于P型井区322中形成N型源极区326。其中，N型井区312与N型漏极区324有重叠区域。N型漏极区324与N型源极区326的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成的。
上述高压金属氧化物半导体元件的制造方法可与现行的BCD工艺进行整合，无须增加光掩模即可制造出本发明的高压金属氧化物半导体元件。
图4所绘示为本发明一实施例的高压金属氧化物半导体元件的剖面图。
请参照图4，本发明的高压金属氧化物半导体元件包括衬底300、埋入式N型掺杂区302、N型外延层304、N型井区306、隔离结构308、栅介电层314、栅极316、P型井区322、N型漏极区324及N型源极区326。N型外延层304设置于衬底300上。隔离结构308设置于N型外延层304中。栅介电层314设置于N型外延层304上且与隔离结构308相邻。栅极316设置于栅介电层314与部分隔离结构308上。N型漏极区324设置于栅极316靠近隔离结构308的一侧的N型外延层304中。P型井区322设置于栅极316另一侧的N型外延层304中。N型源极区326设置于P型井区322中。N型井区306设置于隔离结构308下方及栅极316一侧的N型外延层304中，且N型井区306与N型漏极区324有重叠区域。埋入式N型掺杂区302设置于N型外延层304下方的衬底300中且与N型井区306相连接。
值得一提的是，可于隔离结构308下方的N型外延层304中设置N型漂移区310。N型漂移区310的掺杂浓度大于N型井区306的掺杂浓度。
此外，可于栅极316靠近隔离结构308的一侧的N型外延层304中设置N型井区312，且N型井区312与埋入式N型掺杂区302相连接。N型井区312与N型漏极区324有重叠区域。N型井区312的掺杂浓度大于N型漂移区310的掺杂浓度。
在此优选实施例中，可于栅极316远离隔离结构308的一侧的N型外延层304中设置N型源极延伸区318，于栅极316的侧壁上设置间隙壁320。
高压金属氧化物半导体元件中各膜层的材质与形成方法，以及各掺杂区的形成方法已于前述高压金属氧化物半导体元件的制造方法中详细介绍，于此不再赘述。
由于本发明的高压金属氧化物半导体元件具有埋入式N型掺杂区302及N型井区306、N型漂移区310、N型井区312等各种不同掺杂浓度的N型区域，可以提高击穿电压。此外，高压金属氧化物半导体元件的埋入式N型掺杂区302及各种不同掺杂浓度的N型区域提供电荷更多的流动路径，因此可使得导通电阻降低。
综上所述，本发明至少具有下列优点1.本发明所提出的高压金属氧化物半导体元件的制造方法能与现行的BCD工艺进行整合，不需要增加光掩模即可制造出本发明的高压金属氧化物半导体元件，因此不会增加额外的成本。
2.在本发明所提出的高压金属氧化物半导体元件中，因为具有埋入式N型掺杂区及各种不同掺杂浓度的N型区域，所以能提高击穿电压。
3.本发明所提出的高压金属氧化物半导体元件具有埋入式N型掺杂区302及各种不同掺杂浓度的N型区域，可以提供电荷更多的流动路径，因此能有效降低导通电阻。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。
权利要求
1.一种高压金属氧化物半导体元件，包括一衬底；一N型外延层，设置于该衬底上；一隔离结构，设置于该N型外延层中；一栅介电层，设置于该N型外延层上且与该隔离结构相邻；一栅极，设置于该栅介电层与部分该隔离结构上；一N型漏极区，设置于该栅极靠近该隔离结构的一侧的该N型外延层中；一P型井区，设置于该栅极另一侧的该N型外延层中；一N型源极区，设置于该P型井区中；一第一N型井区，设置于该隔离结构下方及该栅极一侧的该N型外延层中，且该第一N型井区与该N型漏极区有重叠区域；以及一埋入式N型掺杂区，设置于该N型外延层下方的该衬底中且与该第一N型井区相连接。
2.如权利要求1所述的高压金属氧化物半导体元件，还包括一N型漂移区，设置于该隔离结构下方的该N型外延层中。
3.如权利要求2所述的高压金属氧化物半导体元件，其中该N型漂移区的掺杂浓度大于该第一N型井区的掺杂浓度。
4.如权利要求2所述的高压金属氧化物半导体元件，还包括一第二N型井区，设置于该栅极靠近该隔离结构的一侧的该N型外延层中并与该埋入式N型掺杂区相连接，且该第二N型井区与该N型漏极区有重叠区域。
5.如权利要求4所述的高压金属氧化物半导体元件，其中该第二N型井区的掺杂浓度大于该N型漂移区的掺杂浓度，且该N型漂移区的掺杂浓度大于该第一N型井区的掺杂浓度。
6.如权利要求1所述的高压金属氧化物半导体元件，还包括一第二N型井区，设置于该栅极靠近该隔离结构的一侧的该N型外延层中并与该埋入式N型掺杂区相连接，且该第二N型井区与该N型漏极区有重叠区域。
7.如权利要求6所述的高压金属氧化物半导体元件，其中该第二N型井区的掺杂浓度大于该第一N型井区的掺杂浓度。
8.如权利要求6所述的高压金属氧化物半导体元件，其中该隔离结构包括一场氧化层。
9.一种高压金属氧化物半导体元件的制造方法，包括提供一衬底；于该衬底中形成一埋入式N型掺杂区；于该衬底上形成一N型外延层；于该N型外延层中形成一第一N型井区，且该第一N型井区与该埋入式N型掺杂区相连接；于该第一N型井区中形成一隔离结构；于该N型外延层上形成一栅介电层；于该栅介电层及部分该隔离结构上形成一栅极；于部分该栅极下方及该栅极远离该隔离结构的一侧的该N型外延层中形成一P型井区；以及于该栅极靠近该隔离结构的一侧的该N型外延层中形成一N型漏极区，并于该P型井区中形成一N型源极区。
10.如权利要求9所述的高压金属氧化物半导体元件的制造方法，还包括于该隔离结构下方的该N型外延层中形成一N型漂移区。
11.如权利要求10所述的高压金属氧化物半导体元件的制造方法，其中该N型漂移区的掺杂浓度大于该第一N型井区的掺杂浓度。
12.如权利要求10所述的高压金属氧化物半导体元件的制造方法，还包括于该栅极靠近该隔离结构的一侧的该N型外延层中形成一第二N型井区，而该第二N型井区与该埋入式N型掺杂区相连接，且该第二N型井区与该N型漏极区有重叠区域。
13.如权利要求12所述的高压金属氧化物半导体元件的制造方法，其中该第二N型井区的掺杂浓度大于该N型漂移区的掺杂浓度，且该N型漂移区的掺杂浓度大于该第一N型井区的掺杂浓度。
14.如权利要求9所述的高压金属氧化物半导体元件的制造方法，还包括于该栅极靠近该隔离结构的一侧的该N型外延层中形成一第二N型井区，而该第二N型井区与该埋入式N型掺杂区相连接，且该第二N型井区与该N型漏极区有重叠区域。
15.如权利要求14所述的高压金属氧化物半导体元件的制造方法，其中该第二N型井区的掺杂浓度大于该第一N型井区的掺杂浓度。
16.如权利要求9所述的高压金属氧化物半导体元件的制造方法，其中该P型井区包括在形成该栅极之前或形成该栅极之后形成。
17.如权利要求9所述的高压金属氧化物半导体元件的制造方法，其中该隔离结构包括一场氧化层。
18.如权利要求9所述的高压金属氧化物半导体元件的制造方法，其中该场氧化层的形成方法包括一热氧化法。
全文摘要
一种高压金属氧化物半导体元件，包括衬底、N型外延层、隔离结构、栅介电层、栅极、N型漏极区、P型井区、N型源极区、第一N型井区及埋入式N型掺杂区。第一N型井区设置于隔离结构下方及栅极一侧的N型外延层中，且第一N型井区与N型漏极区有重叠区域。埋入式N型掺杂区设置于N型外延层下方的衬底中且与第一N型井区相连接。
文档编号H01L21/336GK1956218SQ20051011849
公开日2007年5月2日 申请日期2005年10月27日 优先权日2005年10月27日
发明者李治华, 陈铭逸 申请人:联华电子股份有限公司