专利名称：半导体集成装置及其设计法和装置、程序、制造法和装置的制作方法
技术领域：
本发明涉及半导体集成装置及其设计方法、设计装置、程序、制造方法和制造装置，特别涉及防止制造工序中的充电所造成的栅极氧化膜的击穿、劣化的半导体集成装置及其设计方法、设计装置、程序、制造方法和制造装置。
背景技术：
在半导体集成电路的制造工序中使用等离子体或离子束技术。在这样的工序中，在半导体集成电路的布线是不与与栅极电极连接的扩散层相连的布线的场合，电荷积蓄在布线上，超过一定量的话，就会导致栅极氧化膜的击穿、劣化，引起晶体管的性能劣化。这样的现象称为天线效应。
为了防止天线效应所造成的充电对栅极氧化膜的损坏，在半导体集成电路的设计时，按照栅极的面积或电容，对与栅极直接连接的布线，限制面积或按面积换算的周长，从而进行充电对策，这是一般情况。
图9是说明现有半导体集成电路的布线的布设的图。在图9中，对晶体管的扩散层101配置了栅极102，把该栅极102的栅极面积作为G_Area。并且，把对栅极102直接配设的布线103的面积作为MG1_Area，再把对栅极102直接配设的布线且为其它层的布线104的面积作为MG2_Area。此时，把(MG1_Area+MG2_Area)/G_Area称为天线比。另外，天线比也可以是代替面积的各自的周长的比。在设计半导体集成电路时，使得天线比比规定的值L小而配置对栅极102直接配设的布线103、104。
作为布线配置的具体的例子，是在天线比超过规定的值的场合，在布线中插入中继单元或二极管单元(例如参照专利文献1)。还有，在超过规定的值的场合，把布线的一部分在其它布线层，例如最上位布线层进行布线的方法，这也是公知的(例如参照专利文献1，2，4)。再有，也有以天线比为基础，使栅极面积为规定以上而对晶体管的尺寸进行调整，或是采用追加了新的晶体管的单元的方法(例如参照专利文献3)。
专利文献1特开平11-297836号公报专利文献2特开2001-257265号公报专利文献3特开2004-158484号公报专利文献4特开平11-186394号公报发明内容但是，半导体进一步细微化的话，布线的寄生电容的影响就会增大，就难以获得对天线效应充分稳定了的半导体集成电路。因此，对于现有天线比，必须进行留有一定程度的余量的设计，对于与栅极直接连接的布线，就得把面积限制在必要的以上。即，在布线中插入中继单元或二极管单元，在最上位布线层上布线，使栅极面积成为规定以上而调整晶体管的尺寸，使用追加了新的晶体管的单元等，就得采用这样的多种措施，不能充分减小芯片尺寸的情况增多了。
本发明者注意到，随着半导体工艺的细微化，出现了只对与现有栅极直接连接的布线给予制约不能解决的充电的问题。并且，认识到也应该考虑到通过与直接连接于栅极的布线邻接的布线等的线间电容的充电的影响来设计·制造半导体集成装置，从而提出了本发明。
本发明的一个方面所涉及的设计方法是由设计装置来设计半导体集成装置的布线布设的方法。该方法是使得具有与扩散层绝缘而设置的电极的元件的电极的面积对与电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比成为对电极的绝缘膜造成充电损坏的规定的值及以下来进行第1～第n+1布线的布设。
本发明的一个方面所涉及的制造方法是由制造装置来制造半导体集成装置的方法。该方法是使得具有与扩散层绝缘而设置的电极的元件的电极的面积对与电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比小于根据制造装置的制造条件而决定的天线比来制造半导体集成装置。
本发明的一个方面所涉及的半导体集成装置，具有具有与扩散层绝缘而设置的电极的元件；与电极连接的第1布线；以及与第k(k为1及以上的整数)布线平行、邻接的第k+1布线。使得电极的面积对第1布线的面积和第2～第k+1各自的布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比成为对电极的绝缘膜造成充电损坏的规定的值及以下来配置第1～第k+1布线。
本发明的一个方面所涉及的设计装置，具有预先积蓄作为设计对象的半导体集成装置的电路数据的电路数据积蓄部；读出电路数据积蓄部中积蓄的电路数据，执行电路的配置布线，把配置布线的结果作为布设数据交付给布线检查部，并且在布线检查部的检查结束了的布设数据不满足天线条件的场合，再次改变布线条件，执行电路的配置布线，在满足了天线条件的场合，把布设数据积蓄在布设数据积蓄部中的布设执行部；检查具有与扩散层绝缘而设置的电极的元件的电极的面积对与电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比是否成为对电极的绝缘膜造成充电损坏的规定的值及以下，向布设执行部通知检查结果的布线检查部；以及积蓄满足了天线条件的布设数据的布设数据积蓄部。
本发明的一个方面所涉及的制造装置，具有预先积蓄作为制造对象的半导体集成装置的布设数据的布设数据积蓄部；根据布设数据，检查与半导体集成装置中的元件的扩散层绝缘而设置的电极的面积对与电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比是否成为对电极的绝缘膜造成充电损坏的规定的值及以下，把检查结果的信息交付给制造条件比较部的布线检查部；预先积蓄制造中的制造条件的制造条件数据积蓄部；比较在布线检查部中求出的天线比与制造条件数据积蓄部中积蓄的天线比，在比较的结果是在布线检查部中求出的天线比满足制造条件数据积蓄部中积蓄的天线比的场合，就通知半导体集成装置制造部根据预定的制造条件来制造半导体集成装置，在不满足的场合，就通知半导体集成装置调整制造条件的制造条件比较部；以及按照预定的制造条件或调整了的制造条件进行半导体集成装置的制造的半导体集成装置制造部。
本发明的一个方面所涉及的程序是用于进行第1～第n+1(n为1及以上的整数)布线的布设的计算机程序。该程序作为以下装置而使计算机发挥作用对作为设计对象的半导体集成装置的电路数据进行布设，把布设结果作为布设数据存放在布设数据存放装置中的布设装置；从布设数据存放装置中存放的布设数据中，抽取具有与扩散层绝缘而设置的电极的元件的电极信息和与电极连接的第1布线的布线信息，将其存放在电极布线信息存放装置中的布线信息抽取装置；从布设数据存放装置中存放的布设数据和电极布线信息存放装置中存放的第1布线的布线信息中，抽取与第k(k为1～n的整数)布线平行、邻接的第k+1布线，将其存放在平行布线信息存放装置中的平行布线信息抽取装置；从布设数据存放装置中存放的布设数据中，抽取电极布线信息存放装置和平行布线信息存放装置中存放的第1～第k+1布线的面积、第k和第k+1布线间的寄生电容、电极的电容、电极的面积，将其存放在面积·电容存放装置中的面积·电容抽取装置；算出电极的面积对面积·电容存放装置中存放的第1布线的面积和第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比，把面积比与天线比条件存放装置中存放的规定的值进行比较的天线比检查装置；以及在天线比检查装置的比较的结果是面积比大于规定的值的场合，就变更第1～第n+1布线中的至少1个布线的布设的布设修正装置。
根据本发明，作为对天线效应的对策，还考虑到与连接于栅极的布线邻接的布线的充电所造成的影响来进行半导体集成装置的设计·制造。因此，即使在半导体工艺的细微化中，也具有实施了恰当的天线效应对策的布线，能获得元件不会劣化的高质量的半导体集成装置。
图1是表示本发明的第1实施例所涉及的半导体集成电路的布设的图。
图2是表示本发明的第2实施例所涉及的半导体集成电路的布设的图。
图3是表示本发明的第3实施例所涉及的半导体集成电路的布设的图。
图4是表示本发明的实施例所涉及的半导体集成电路的设计装置的构成的框图。
图5是表示本发明的实施例所涉及的半导体集成电路的设计方法的流程图。
图6是表示进行本发明的实施例所涉及的半导体集成电路的布线的布设的程序的构成的框图。
图7是表示本发明的实施例所涉及的半导体集成电路的制造装置的构成的框图。
图8是表示本发明的实施例所涉及的半导体集成电路的制造方法的流程图。
图9是说明现有半导体集成电路的布线的布设的图。
具体实施例方式
本发明的实施方式所涉及的半导体集成装置是还考虑到通过与连接于半导体集成装置中的栅极的布线平行、邻接的布线等的线间电容的充电所造成的影响而设计·制造成的电路。具体而言，半导体集成装置具有与晶体管的扩散层(图1的11)绝缘而设置的栅极(图1的12)；与栅极(图1的12)连接的第1布线(图1的13，14)；以及与第1布线平行、邻接的第2布线(图1的15，16)。并且，使得栅极的栅极面积对第1布线的面积和第2布线的面积乘上规定的系数的值的和的比(天线比)成为对栅极的栅极氧化膜造成充电损坏的规定的值以下而配置第1及第2布线，这样进行设计。此处，规定的系数是根据第1布线和第2布线之间的线间电容(寄生电容)而求出的系数。并且，要使天线比满足半导体集成装置的制造装置上的天线条件来制造半导体集成装置。
这样设计·制造的半导体集成装置具有实施了恰当的天线效应对策的布线，元件不会劣化。
另外，在以上的说明中是根据面积比求出天线比。此处，面积包含布线和栅极电极的表面(平面)的面积或侧面的面积的至少一方。天线效应所造成的损坏，根据制造条件，也有不是以布线平面的面积，而是以侧面积为主的场合。还有，也有以布线平面的面积、侧面的面积两方为主的场合。在以布线的侧面积为主的场合，也可以根据布线的侧面积求出天线比。再有，也包含根据把平面的面积和侧面的面积以规定的比率加算而成的值来求出天线比的场合。另外，如果布线膜厚是一定的，也可以根据布线的周长来换算面积。
不过，天线效应不限于晶体管，电容元件中也会发生。不言而喻，本发明可适用于与电容元件，例如多硅·多硅间或多硅·金属间的电容元件等的电极连接的布线。
还有，也可以在第1和第2布线中分割至少一方，跨其它层而进行布线。再有，在有与第1或第2布线平行、邻接的多个布线，并且有与该多个布线中的某个平行、邻接的多个布线等的场合，也可以求出考虑了这些多个布线的影响的天线比。以下涉及具体的例子，就实施例更详细地进行说明。
实施例图1是表示本发明的第1实施例所涉及的半导体集成电路的布设的图。在图1中，对晶体管的扩散层11绝缘而配置了栅极12。对栅极12直接配设了布线13，而且在其它层中配设了与布线13连接的布线14。还有，对布线13具有间隔d而平行配设了布线15，而且在其它层中配设了与布线15连接的布线16。
此处，设栅极12的栅极面积为G_Area，栅极电容为G_Cap，栅极布线周长为G_Length。还有，布线13的面积为MG1_Area，布线周长为MG1_Length。布线14的面积为MG2_Area，布线周长为MG2_Length。布线15的面积为M1_Area，布线周长为M1_Length。布线16的面积为M2_Area，布线周长为M2_Length。再有，布线13和布线15之间的寄生电容为M1_Cap。
根据电容和面积算出的天线比R1为R1＝All_Metal_Area/G_Area。此处，All_Metal_Area＝(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)，α是由G_Cap和M1_Cap的函数f决定的参数，α＝f(G_Cap，M1_Cap)。此时，使得满足R1＜L1(栅极氧化膜出现损坏的规定值)而进行布线的布设。
还有，如果布线膜厚是一定的，也可以根据布线周长求出天线比。根据电容和布线周长而算出的天线比R2为R2＝All_Metal_Length/G_Length。此处，All_Metal_Length＝(MG1_Length+MG2_Length)+α(M1_Length+M2_Length)。此时，使得满足R2＜L2(栅极氧化膜出现损坏的规定值)而进行布线的布设。
在由于布设而不满足栅极氧化膜出现损坏的规定值的场合，就变更布线的布设。例如扩大与栅极直接相连的布线和邻接布线的布线间隔d。这样寄生电容M1_Cap就会变小，天线比就会变小。或是减小布线15的布线宽。这样布线15的面积M1_Area就会变小，天线比就会变小。改变布线路径也是有效的。再进行在现有技术中说明了的中继单元或二极管单元的插入等。
具有按以上方式设计成的布设的半导体集成电路还考虑到与直接连接于栅极12的布线13平行、邻接的布线15的充电所造成的影响来进行设计·制造。因此，即使在半导体工艺的细微化中，也具有实施了恰当的天线效应对策的布线，元件不会劣化。
实施例2图2是表示本发明的第2实施例所涉及的半导体集成电路的布设的图。在图2中，与图1同样的符号表示同一物或相当物。图2表示的布设相对于图1的布设，追加了布线17，这一点不同。布线17在其它层中对布线16平行而配设，设布线17的面积为M22_Area。还有，布线16和布线17之间的寄生电容为M22_Cap。
在以上的构成中，根据电容和面积算出的天线比R3为R3＝All_Metal_Area/G_Area。此处All_Metal_Area＝(MG_1Area+MG2_Area)+α(M1_Area+M2_Area)+β(M22_Area)，α是由G_Cap和M1_Cap的函数f1决定的参数，α＝f1(G_Cap，M1_Cap)，β是由G_Cap、M1_Cap、M22_Cap的函数f2决定的参数，β＝f2(G_Cap，M1_Cap，M22_Cap)。此时，使得满足R3＜L1(栅极氧化膜出现损坏的规定值)而进行布线的布设。
还有，对于根据电容和布线周长算出的天线比，考虑了布线17后与实施例1同样来考虑。再有，对于不满足栅极氧化膜出现损坏的规定值的场合的布线的布设变更，也与实施例1同样进行。
具有按以上方式设计成的布设的半导体集成电路还考虑到与直接连接于栅极12的布线13平行、邻接的布线15和与连接于布线15的布线16邻接、平行的布线17的充电所造成的影响来进行设计·制造，能与实施例1同样获得元件不会劣化的半导体集成电路。
实施例3图3是表示本发明的第3实施例所涉及的半导体集成电路的布设的图。在图3中，与图2同样的符号表示同一物或相当物。图3表示的布设相对于图2的布设，追加了布线18、19、20、21，这一点不同。
布线18在其它层中与布线14邻接、平行而配设，设布线18的面积为MG22_Area。布线14和布线18之间的寄生电容为MG22_Cap。布线19与布线15邻接、平行而配设，布线19的面积为M3_Area。布线15和布线19之间的寄生电容为M3_Cap。布线20在其它层中与布线19连接而配设，布线20的面积为M4_Area。布线21在其它层中与布线20邻接、平行而配设，布线21的面积为M43_Area。布线20和布线21之间的寄生电容为M43_Cap。
在以上的构成中，根据电容和面积算出的天线比R4为R4＝All_Metal_Area/G_Area。此处，All_Metal_Area＝(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)+β·MG22_Area+γ·M22_Area+δ(M3_Area+M4_Area)+ε·M43_Area，α是由G_Cap和M1_Cap的函数f1决定的参数，α＝f1(G_Cap，M1_Cap)，β是由G_Cap和MG22_Cap的函数f2决定的参数，β＝f2(G_Cap，MG22_Cap)，γ是由G_Cap、M1_Cap、M22_Cap的函数f3决定的参数，γ＝f3(G_Cap，M1_Cap，M22_Cap)，δ是由G_Cap、M1_Cap、M3_Cap的函数f4决定的参数，δ＝f4(G_Cap，M1_Cap，M3_Cap)，ε是由G_Cap、M1_Cap、M3_Cap、M43_Cap的函数f5决定的参数，ε＝f5(G_Cap，M1_Cap，M3_Cap，M43_Cap)。此时，使得满足R4＜L1(栅极氧化膜出现损坏的规定值)而进行布线的布设。
还有，对于根据电容和布线周长算出的天线比，考虑了布线18、19、20、21后与实施例2同样来考虑。再有，对于不满足栅极氧化膜出现损坏的规定值的场合的布线的布设变更，也与实施例1同样进行。
具有按以上方式设计成的布设的半导体集成电路还考虑到与直接连接于栅极12的布线13平行、邻接的布线15以及布线18、19、20、21的充电所造成的影响来进行设计·制造，能与实施例1同样获得元件不会劣化的半导体集成电路。
再有，如果邻接的布线再增加，可以仿效实施例1～3而扩张计算式来对应。
实施例4其次，对于本发明的实施例所涉及的半导体集成电路的设计装置进行说明。图4是表示本发明的实施例所涉及的半导体集成电路的设计装置的构成的框图。在图4中，半导体集成电路的设计装置具有电路数据积蓄部31、布设执行部32、布线检查部33、布设数据积蓄部34。
电路数据积蓄部31以半导体集成电路的功能等信息为基础，借助于未图示的系统而预先求得、积蓄布线信息等电路的数据。
布设执行部32读出电路数据积蓄部31中积蓄的电路的数据，执行电路的配置布线。配置布线的结果作为布设数据而被交付给布线检查部33。还有，对于布线检查部33检查结束了的布设数据，在不满足基于半导体集成电路的制造工序的天线条件的场合，就再次改变布线条件，执行电路的配置布线。在满足了天线条件的场合，就把布设数据积蓄在布设数据积蓄部34中。
布线检查部33以布设数据为基础而进行天线条件的检查。即，抽取与栅极直接连接的布线，抽取具有与该布线邻接、平行部分的布线。在此基础上抽取栅极电容和栅极面积、布线的面积、布线间电容。再按实施例1～3说明了的方式求出栅极的天线比，检查是否满足(违反)栅极氧化膜出现损坏的规定值。向布设执行部32通知检查结果。
布设数据积蓄部34积蓄满足天线条件的布设数据。该布设数据在半导体集成电路的制造时被参照。
其次，说明半导体集成电路的设计方法。图5是表示本发明的实施例所涉及的半导体集成电路的设计方法的流程图。设计开始的话，布设执行部32就在步骤S11中从电路数据积蓄部31中取得作为设计对象的半导体集成电路的布设所必要的电路数据。
在步骤S12中，以取得了的电路数据为基础，进行半导体集成电路的布设。此时，使布线检查部33检查是否有天线比违反。在出现了天线比违反的场合，就变更布线的布设。例如扩大布线间隔。或是改变布线路径。再进行在现有技术中说明了的中继单元或二极管单元的插入等。
在步骤S13中，抽取与栅极直接连接的布线。
在步骤S14中，抽取具有与直接连接于栅极的布线邻接、平行部分的布线。
在步骤S15中，抽取栅极的栅极电容、栅极面积和布线的面积、布线间电容。
在步骤S16中，在布线检查部33中求出天线比，检查是否满足(违反)栅极氧化膜出现损坏的规定值。在有违反的场合就返回到步骤S12，在没有违反的场合就完成布设。
如上所述，根据本实施例，进行满足天线比的半导体集成电路的布设，就能设计充分考虑了充电所造成的影响的半导体集成电路。
实施例5其次，说明本发明的实施例所涉及的半导体集成电路的设计的程序。图6是表示进行本发明的实施例所涉及的半导体集成电路的布线的布设的程序的构成的框图。在图6中，进行布线的布设的程序包含布设装置42、布线信息抽取装置44、平行布线信息抽取装置46、面积·电容抽取装置48、天线比检查装置51、布设修正装置52。还有，作为用于存放程序使用的信息的存储装置，具有电路数据存放装置41、布设数据存放装置43、电极布线信息存放装置45、平行布线信息存放装置47、面积·电容存放装置49、天线比条件存放装置50。
布设装置42对电路数据存放装置41中存放的电路数据进行布设，把结果存放在布设数据存放装置43中。布设数据存放装置43中存放布线宽、布线长、邻接布线间电容等电路的布设数据。先表示了的图3中的信息是作为布设数据而被存放的信息的一部分。
布线信息抽取装置44从布设数据存放装置43中存放的布设数据中，抽取与扩散层绝缘而设置的电极的信息和与该电极连接的布线信息，在电极布线信息存放装置45中存放抽取结果。在电极布线信息存放装置45中，在图3所示的例子中存放了与栅极12、布线13、14有关的信息。
平行布线信息抽取装置46从布设数据存放装置43中存放的布设数据中，抽取与连接于电极布线信息存放装置45中存放的电极的布线平行部分的布线，而且，如果有具有与抽取了的布线平行部分的布线，就也抽取该布线，以下依次按规定数抽取平行的布线，将其存放在平行布线信息存放装置47中。在平行布线信息存放装置47中，在图3所示的例子中存放了与具有与布线13、14平行的部分的布线15、16、18，以及具有与布线15、16、18平行的部分的布线17、19、20，以及具有与布线20平行的部分的布线21各自有关的信息。
面积·电容抽取装置48从布设数据存放装置43中存放的布设数据中，根据电极布线信息存放装置45中存放的信息和平行布线信息存放装置47中存放的信息，抽取以下(1)～(6)所示的信息，将其存放在面积·电容存放装置49中。另外，以图3的场合为例而给出了具体的值。
(1)与扩散层绝缘的电极的电容和面积。在图3的场合是G_Area、G_Cap。
(2)连接于与扩散层绝缘的电极的布线的面积。在图3的场合是MG1_Area、MG2_Area。
(3)具有与连接于与扩散层绝缘的电极的布线平行的部分的布线的面积。在图3的场合是M1_Area、M2_Area、MG22_Area。
(4)具有与(3)的布线平行部分的布线的面积。以及在有具有与该布线平行的部分的布线的场合，该布线的面积。在图3的场合是M3_Area、M4_Area、M22_Area、M43_Area。
(5)(2)的布线和(3)的布线之间的邻接寄生电容。在图3的场合是M1_Cap、MG22_Cap。
(6)(3)的布线和(4)的布线之间的邻接寄生电容。在图3的场合是M3_Cap、M22_Cap、M43_Cap。
天线比检查装置51根据面积·电容存放装置49中存放的信息，算出天线比，把算出的天线比与天线比条件存放装置50中存放的对电极的绝缘膜造成充电损坏的规定的天线比进行比较。天线比的算出，在图3的场合，是与实施例3同样算出。
布设修正装置52，在天线比检查装置51的比较结果为违反(算出的天线比超过了天线比条件存放装置50中存放的天线比)的场合，对布设数据存放装置43中存放的布设数据进行布线的修正。
以上构成的程序由构成设计装置的计算机来执行。根据这样的程序，就能进行满足天线比的半导体集成电路的布设，就能设计充分考虑了充电所造成的影响的半导体集成电路。
实施例6其次，说明本发明的实施例所涉及的半导体集成电路的制造装置。图7是表示本发明的实施例所涉及的半导体集成电路的制造装置的构成的框图。在图7中，半导体集成电路的制造装置具有布设数据积蓄部61、布线检查部62、制造条件数据积蓄部63、制造条件比较部64、半导体电路制造部65。
布设数据积蓄部61预先积蓄了作为制造对象的半导体集成电路的布设数据。
布线检查部62以布设数据为基础，抽取与栅极直接连接的布线，抽取具有与该布线邻接、平行部分的布线。在此基础上抽取栅极电容和栅极面积、布线的面积、布线间电容，按实施例1～3说明了的方式求出天线比。求出的天线比的信息被交付给制造条件比较部64。
制造条件数据积蓄部63预先求出、积蓄制造装置的制造工序中的条件，例如根据等离子体条件等定出的天线比。
制造条件比较部64比较在布线检查部62中求出的天线比和制造条件数据积蓄部63中积蓄的天线比。在比较的结果是在布线检查部62中求出的天线比满足制造条件数据积蓄部63中积蓄的天线比的场合，就通知半导体电路制造部65根据预定的制造条件来制造半导体集成电路。在不满足天线比的场合，就通知半导体电路制造部65调整制造条件，例如进行降低等离子体蚀刻速度的调整。或是，在不满足天线比的场合，就重新积蓄多个制造条件数据，根据天线比从多个制造条件中选择最佳条件，这样的方法也是可以的。
半导体电路制造部65按照制造条件进行掩膜的制造、由晶片工艺执行、组装等工序组成的半导体电路的制造，完成半导体集成电路。
其次，说明半导体集成电路的制造方法。图8是表示本发明的实施例所涉及的半导体集成电路的制造方法的流程图。开始后，布线检查部62就在步骤S21中，从布设数据积蓄部61取得作为制造对象的半导体集成电路的布设数据。
在步骤S22中，从布设数据中抽取与栅极直接连接的布线。
在步骤S23中，从布设数据中抽取具有与直接连接于栅极的布线邻接、平行部分的布线。
在步骤S24中，抽取栅极的栅极电容、栅极面积和布线的面积、布线间电容。
在步骤S25中，制造条件比较部64求出根据布线布设而决定的天线比，将其与根据半导体集成电路的制造条件(例如等离子体条件)而决定的天线比进行比较。在布线布设的天线比比根据制造条件而决定的天线比小的场合(不违反)，就进入步骤S27，在大的场合(违反天线比)，就进入步骤S26。
在步骤S26中，制造条件比较部64向半导体电路制造部65传达例如进行降低等离子体蚀刻速度的制造条件的调整。
在步骤S27中，半导体电路制造部65制造半导体集成电路的掩膜。
在步骤S28中，使用制造好的掩膜，根据制造条件对半导体集成电路执行扩散、等离子体蚀刻等晶片工艺。
在步骤S29中，切断晶片，进行布线等，组装半导体集成电路。
在步骤S30中，完成半导体集成电路。
如上所述，根据本实施例，就能满足根据制造条件而决定的天线比而制造充分考虑了充电所造成的影响的元件不会劣化的半导体集成电路。
权利要求
1.一种由设计装置来设计半导体集成装置的布线布设的设计方法，其特征在于，使得具有与扩散层绝缘而设置的电极的元件的所述电极的面积对与所述电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比成为对所述电极的绝缘膜造成充电损坏的规定的值及以下来进行所述第1～第n+1布线的布设。
2.根据权利要求1所述的设计方法，其特征在于包括在进行所述第1～第n+1布线的布设时，取得作为设计对象的半导体集成装置的布设所必要的电路数据的步骤；根据所述电路数进行半导体集成装置的布设的步骤；从所述电路数据中抽取所述电极和所述第1～第n+1布线的步骤；求出所述第1～第n+1布线的各自的面积的步骤；以及根据所述各自的面积和所述电极面积，求出所述面积比，在所述面积比大于所述规定的值的场合，就变更所述第1～第n+1布线中的至少1个布线的布设的的步骤。
3.根据权利要求1或2所述的设计方法，其特征在于，所述面积包含表面的面积和侧面的面积中的至少一方。
4.根据权利要求1所述的设计方法，其特征在于，所述规定的系数ak是根据所述电极的电极电容和在所述第m(m为1～k的整数)和所述第m+1布线间的与m＝1至k有关的各自的布线电容而决定的值。
5.根据权利要求1、2或4所述的设计方法，其特征在于，所述第1～第k+1布线中的至少一个是跨2个以上布线层而配设的。
6.根据权利要求1、2或4所述的设计方法，其特征在于，所述第2～第k+1的各自的布线有j条(j为1及以上的整数)。
7.一种由制造装置来制造半导体集成装置的制造方法，其特征在于，使得具有与扩散层绝缘而设置的电极的元件的所述电极的电极面积对与所述电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比小于根据所述制造装置的制造条件而决定的天线比来制造所述半导体集成装置。
8.根据权利要求7所述的制造方法，其特征在于包括在制造所述半导体集成装置时，取得作为制造对象的半导体集成装置的布设数据的步骤；从所述布设数据中抽取所述电极和所述第1～第n+1布线的步骤；求出所述第1～第n+1的布线的各自的面积的步骤；根据所述各自的面积和所述电极面积求出所述面积比，将其与所述天线比进行比较的步骤；在所述面积比大于所述天线比的场合，调整所述制造装置的制造条件的步骤；以及所述制造装置按照所述制造条件来制造半导体集成装置的步骤。
9.根据权利要求7或8所述的制造方法，其特征在于，所述面积包含表面的面积和侧面的面积中的至少一方。
10.根据权利要求7所述的制造方法，其特征在于，所述规定的系数ak是根据所述电极的电极电容和在所述第m(m为1～k的整数)和所述第m+1布线间的与m＝1至k有关的各自的布线电容而决定的值。
11.根据权利要求7、8或10所述的制造方法，其特征在于，所述第1～第k+1布线中的至少一个是跨2个以上布线层而配设的。
12.根据权利要求7、8或10所述的制造方法，其特征在于，所述第2～第k+1的各自的布线有j条(j为1及以上的整数)。
13.一种半导体集成装置，其特征在于具有具有与扩散层绝缘而设置的电极的元件；与所述电极连接的第1布线；以及与第k(k为1及以上的整数)布线平行、邻接的第k+1布线，使得所述电极的电极面积对所述第1布线的面积和第2～第k+1各自的布线的面积分别乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比成为对所述电极的绝缘膜造成充电损坏的规定的值及以下来配置所述第1～第k+1布线。
14.根据权利要求13所述的半导体集成装置，其特征在于，所述面积包含表面的面积和侧面的面积中的至少一方。
15.根据权利要求13所述的半导体集成装置，其特征在于，所述规定的系数ak是根据所述电极的电极电容和在所述第m(m为1～k的整数)和所述第m+1布线间的与m＝1至k有关的各自的布线电容而决定的值。
16.根据权利要求13～15中的任意一项所述的半导体集成装置，其特征在于，所述第1～第k+1布线中的至少一个是跨2个以上布线层而配设的。
17.根据权利要求13～15中的任意一项所述的半导体集成装置，其特征在于，所述第2～第k+1的各自的布线有j条(j为1及以上的整数)。
18.一种半导体集成装置的设计装置，其特征在于具有预先积蓄作为设计对象的半导体集成装置的电路数据的电路数据积蓄部；读出所述电路数据积蓄部中积蓄的电路数据，执行电路的配置布线，把配置布线的结果作为布设数据交付给布线检查部，并且在所述布线检查部的检查结束了的布设数据不满足天线条件的场合，再次改变布线条件，执行电路的配置布线，在满足了天线条件的场合，把布设数据积蓄在布设数据积蓄部中的布设执行部；检查与半导体集成装置中的元件的扩散层绝缘而设置的电极的电极面积对与所述电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比是否成为对所述电极的绝缘膜造成充电损坏的规定的值及以下，向所述布设执行部通知检查结果的布线检查部；以及积蓄满足了天线条件的布设数据的布设数据积蓄部。
19.根据权利要求18所述的半导体集成装置的设计装置，其特征在于，所述面积包含表面的面积和侧面的面积中的至少一方。
20.根据权利要求18所述的半导体集成装置的设计装置，其特征在于，所述规定的系数ak是根据所述电极的电极电容和在所述第m(m为1～k的整数)和所述第m+1布线间的与m＝1至k有关的各自的布线电容而决定的值。
21.根据权利要求18～20中的任意一项所述的半导体集成装置的设计装置，其特征在于，所述第1～第k+1布线中的至少一个是跨2个以上布线层而配设的。
22.根据权利要求18～20中的任意一项所述的半导体集成装置的设计装置，其特征在于，所述第2～第k+1的各自的布线有j条(j为1及以上的整数)。
23.一种半导体集成装置的制造装置，其特征在于具有预先积蓄作为制造对象的半导体集成装置的布设数据的布设数据积蓄部；根据所述布设数据，检查与半导体集成装置中的元件的扩散层绝缘而设置的电极的电极面积对与所述电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比是否成为对所述电极的绝缘膜造成充电损坏的规定的值及以下，把检查结果的信息交付给制造条件比较部的布线检查部；预先积蓄制造中的制造条件的制造条件数据积蓄部；比较在所述布线检查部中求出的天线比与制造条件数据积蓄部中积蓄的天线比，在比较的结果是在布线检查部中求出的天线比满足制造条件数据积蓄部中积蓄的天线比的场合，就通知半导体集成装置制造部根据预定的制造条件来制造半导体集成装置，在不满足的场合，就通知半导体集成装置调整制造条件的制造条件比较部；以及按照所述预定的制造条件或调整了的制造条件进行所述半导体集成装置的制造的半导体集成装置制造部。
24.根据权利要求23所述的半导体集成装置的制造装置，其特征在于，所述面积包含表面的面积和侧面的面积中的至少一方。
25.根据权利要求23所述的半导体集成装置的制造装置，其特征在于，所述规定的系数ak是根据所述电极的电极电容和在所述第m(m为1～k的整数)和所述第m+1布线间的与m＝1至k有关的各自的布线电容而决定的值。26.根据权利要求23～25中的任意一项所述的半导体集成装置的制造装置，其特征在于，所述第1～第k+1布线中的至少一个是跨2个以上布线层而配设的。
27.根据权利要求23～25中的任意一项所述的半导体集成装置的制造装置，其特征在于，所述第2～第k+1的各自的布线有j条(j为1及以上的整数)。
28.一种程序，是用于进行第1～第n+1(n为1及以上的整数)布线的布设的计算机程序，其特征在于，作为以下装置而使计算机发挥作用对作为设计对象的半导体集成装置的电路数据进行布设，把布设结果作为布设数据存放在布设数据存放装置中的布设装置；从所述布设数据存放装置中存放的布设数据中，抽取具有与扩散层绝缘而设置的电极的元件的电极信息和与所述电极连接的第1布线的布线信息，将其存放在电极布线信息存放装置中的布线信息抽取装置；从所述布设数据存放装置中存放的布设数据和所述电极布线信息存放装置中存放的第1布线的布线信息中，抽取与第k(k为1～n的整数)布线平行、邻接的第k+1布线，将其存放在平行布线信息存放装置中的平行布线信息抽取装置；从所述布设数据存放装置中存放的布设数据中，抽取所述电极布线信息存放装置和所述平行布线信息存放装置中存放的第1～第k+1布线的面积、所述第k和第k+1布线间的寄生电容、所述电极的电容、所述电极的面积，将其存放在面积·电容存放装置中的面积·电容抽取装置；算出所述电极的面积对所述面积·电容存放装置中存放的第1布线的面积和所述第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比，把所述面积比与天线比条件存放装置中存放的规定的值进行比较的天线比检查装置；以及在所述天线比检查装置的比较的结果是所述面积比大于所述规定的值的场合，就变更所述第1～第n+1布线中的至少1个布线的布设的布设修正装置。
29.根据权利要求28所述的程序，其特征在于，所述规定的系数ak是根据所述电极的电容和在所述m(m为1～k的整数)和所述m+1布线间的与m＝1至k有关的各自的寄生电容而决定的值。
全文摘要
一种防止制造工序的充电所造成的栅极氧化膜的击穿、劣化的半导体集成电路。半导体集成电路具有与晶体管的扩散层11绝缘而设置的栅极(12)；与栅极(12)连接的布线(13、14)；与布线(13)平行、邻接的布线(15)；以及与布线(15)连接的布线(16)。栅极(12)的栅极面积为G_Area，栅极电容为G_Cap。还有，布线(13、14、15、16)各自的面积为MG1_Area、MG2_Area、M1_Area、M2_Area，布线(13)和布线(15)之间的寄生电容为M1_Cap。根据面积算出的天线比(R1)为R1＝{(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)}/G_Area。α是由G_Cap和M1_Cap的函数决定的参数。此时，使得满足R1＜L1(栅极氧化膜出现损坏的规定值)而进行布线的布设。
文档编号H01L27/02GK1779948SQ20051011858
公开日2006年5月31日 申请日期2005年10月31日 优先权日2004年10月29日
发明者古木勉 申请人:恩益禧电子股份有限公司