专利名称：半导体存储器和半导体存储器的预烧测试方法
技术领域：
本发明涉及具有位线扭曲结构的半导体存储器的预烧测试(burn-intest)方法，在位线扭曲结构中，位线相互交叉。
背景技术：
诸如DRAM之类的半导体存储器已被用作诸如移动电话之类的便携式设备的工作存储器。近年来，移动电话除了允许用户进行语音通信以外，还允许用户发送字符串数据或图像数据并访问因特网。移动电话所处理的数据量正迅速地增大。因此，需要具有大容量的半导体存储器。
为了在不增加成本的前提下增大半导体存储器的存储容量，存储器销售商正试图减小器件结构的尺寸。然而，如果相邻线路之间的距离由于器件结构尺寸的缩小而减小，则线路之间的耦合电容会增大。例如，由于连接到存储单元的位线之间的寄生电容增大而导致DRAM的操作特性恶化。
为了减小由于寄生电容而引起的位线之间的数据串扰，提出了一种位线扭曲结构，其中位线在存储单元阵列的中心部分彼此交叉。由于扭曲结构的存在，减小了位线之间的耦合电容，从而改进了操作特性。
另一方面，在测试过程中通常要对半导体存储器进行预烧测试。预烧测试是一种通过在高温和高电压条件下运行半导体存储器从而在短时间内去除初始故障的加速测试。例如，应力电压被施加在所有的相邻位线之间，以去除在位线或存储单元之间可能发生短路故障的产品。日本未审查专利申请公开No.2004-355720公开了一种具有位线扭曲结构的半导体存储器的预烧测试方法。日本未审查专利申请公开No.平10-340598公开了一种将不同的电压施加到相邻位线对上的预烧测试方法。
在上述预烧测试方法中，利用多种测试模式将应力施加在所有位线之间，在这多种测试模式中，位线被设为高压或低压电平。在上述文献中，改进了用于将位线设为预充电电压的预充电电路(均衡器电路)或预充电电压发生器，以帮助实现多种测试模式。
然而，在具有位线扭曲结构的半导体存储器中，相邻位线在存储单元阵列内部切换。因此，当应力被施加在位线之间时，应力可能没有施加到一部分位线上。在上述预烧测试中，为了可靠地去除次品，有必要在所有位线之间施加至少一段预定时长的应力。如果对位线的电压施加模式不是最优的，则未向其施加应力的位线的比率就会增大。从而预烧测试时间增加，这导致测试成本增大。
发明内容
本发明的目的是优化在位线的预烧测试期间施加到位线上的电压模式，从而减少预烧测试时间。
根据本发明的第一方面，半导体存储器被配置为具有位线彼此交叉的扭曲结构的位线对和具有位线彼此平行的非扭曲结构的位线对交替排列。每个位线对由连接到存储单元的互补位线组成。通过执行下面的第一步到第六步对半导体存储器进行预烧测试。
在第一步，将高压和低压电平施加到位线对中每一对的位线上。在第二步，将与第一步中相同的电压电平施加到具有非扭曲结构的位线对上，并将与第一步中相反的电压电平施加到具有扭曲结构的位线对上。在第三步，将与第一步中相反的电压电平施加到位线对中每一对的位线上。在第四步，将与第三步中相同的电压电平施加到具有非扭曲结构的位线对上，并将与第三步中相反的电压电平施加到具有扭曲结构的位线对上。在第五步，将高压或低压电平公共地施加到位线对中的每一对上，并将彼此相反的电压电平施加到相邻的位线对上。在第六步，施加与第五步中相反的电压电平。
在第一步到第六步的每一步中，位线对被施加等时长的电压。在第一步到第六步的每一步中，在所有相邻的位线之间施加应力的时长相等。由于在向位线施加应力的时长上没有偏差，所以不存在向其施加过度应力的位线。因此，可以防止存储单元特性由于预烧测试而引起的过度恶化。另外，在第一步到第六步中，可以使未向其施加应力的位线数目最小。因此，可以增大向其施加应力的位线的比率(预烧效率)，这缩短了预烧时间。从而可以减小测试成本。
根据本发明的第二方面，预充电电压发生器在正常操作模式和第一预烧测试模式期间生成要提供给第一和第二预充电电压线的公共预充电电压。另外，预充电发生器在第二预烧测试模式期间生成高压和低压电平，这两个电平中的每一个要被提供给第一和第二预充电电压线中的一条或另一条。预充电电路在位线复位信号被激活的同时，将具有扭曲结构的位线对连接到第一预充电电压线，并将具有非扭曲结构的位线对连接到第二预充电电压线。
在正常操作模式和第一预烧测试模式期间一旦不访问存储单元，以及在第二预烧测试模式期间，复位选择部分激活位线复位信号，而在正常操作模式和第一预烧测试模式期间一旦访问存储单元就使位线复位信号不活动(inactivate)。传感放大器选择部分在正常操作模式和第一预烧测试模式期间一旦访问存储单元就激活传感放大器激活信号，而在正常操作模式和第一预烧测试模式期间一旦不访问存储单元，以及在第二预烧测试模式期间，使传感放大器激活信号不活动。传感放大器在传感放大器激活信号被激活的同时，放大位线对的电压差。列选择部分在正常操作模式和第一预烧测试模式期间一旦访问存储单元就激活列选择信号，而在正常操作模式和第一预烧测试模式期间一旦不访问存储单元，以及在第二预烧测试模式期间，使列选择信号不活动。列开关在列选择信号被激活的同时，将位线对之一连接到数据总线。
因此，在半导体存储器的预烧测试中，可以在第一预烧测试(其中不同的电压电平被施加到位线对上)和第二预烧测试(其中不同的电压电平被施加到相邻位线对上)之间切换，从而高效地执行预烧测试。因此，可以增大向其施加应力的位线的比率(预烧效率)，这缩短了预烧时间。从而可以减小测试成本。另外，由于可以消除在位线之间施加应力的时长上的偏差，所以可以防止存储单元特性由于预烧测试而引起的过度恶化。
根据本发明第一方面中的优选实施例，半导体存储器包括操作控制电路、多个预充电电路和预充电电压发生器，其中操作控制电路根据从外部施加的命令和地址执行写操作以将数据写入存储单元；多个预充电电路将具有非扭曲结构和扭曲结构的相邻位线对分别连接到第一和第二预充电电压线；预充电电压发生器生成要提供给第一和第二预充电电压线的电压。
通过由操作控制电路执行写操作来完成第一步到第四步。通过由预充电电压发生器在第一和第二预充电电压线上生成相反的电压电平，而不是由操作控制电路执行写操作来完成第五步和第六步。通过利用执行写操作的电路来完成第一步到第四步，可以使形成在进行预烧测试的半导体存储器内的电路数目最小。
另外，根据本发明第一和第二方面中的优选实施例，命令解码器对从外部施加的读命令和写命令进行解码以对存储单元执行读和写操作。当命令解码器接收到不用在正常的读和写操作中的非法命令时，半导体存储器的操作模式从正常操作模式转移到测试模式。具体地说，当与非法命令一起施加的地址和数据中的至少一个所指示的测试代码值指示预烧测试时，操作模式根据所述测试代码的值转移到第一预烧测试模式(例如，用于执行第一步到第四步)或第二预烧测试模式(例如，用于执行第五步和第六步)。因此在本发明中，可以通过从外部施加的非法命令选择性地执行多种不同类型的预烧测试。
此外，根据本发明第一和第二方面中的优选实施例，当非法命令和测试代码指示转移到第一预烧测试模式的进入命令时，响应于进入命令而由操作控制电路执行写操作。例如，写数据由数据输入/输出电路中的模式发生器生成。模式发生器根据模式选择信号生成要写入位线和存储单元的数据。当非法命令和测试代码指示转移到第二预烧测试模式的进入命令时，第一和第二预充电电压线中的每一条根据测试代码值被设置为高压和低压电平中的一个或另一个。利用根据被执行测试来执行写操作的电路，可以使形成在进行预烧测试的半导体存储器内的电路数目最小。
另外，根据本发明第一和第二方面中的优选实施例，当在第一和第二预烧测试模式期间接收的非法命令和测试代码指示退出命令时，操作模式从第一和第二预烧测试模式转移到正常操作模式。通过向所有测试模式施加公共的退出命令，可以容易地使半导体存储器返回到正常操作模式，而不论其测试模式如何。
另外，根据本发明第二方面中的优选实施例，命令解码器根据测试焊盘接收的测试信号输出第一或第二预烧测试信号，以将操作模式设为第一或第二预烧测试模式。当测试信号指示第一预烧测试时，命令解码器与测试信号同步地输出写信号以对存储单元执行写操作，并且输出模式选择信号。模式发生器根据模式选择信号生成要写入位线和存储单元的数据。预充电电压发生器根据第二预烧测试信号进行操作。复位选择部分、传感放大器选择部分和列选择部分根据写信号以及第一和第二预烧测试信号进行操作。因此，可以在半导体存储器中自动执行第一预烧测试，而不需要从外部接收访问命令。因此，即使当没有昂贵的测试装置时也可以执行第一和第二预烧测试。即，可以根据测试环境高效地执行预烧测试。
从下面结合附图的详细描述中，本发明的本质、原理和用途将变得更加清楚，附图中相近的部分以相同的标号指代，在附图中图1是图示根据本发明第一实施例的半导体存储器的框图；图2图示了图1中所示的FCRAM的芯片布图；图3是图示图2中虚线所围区域的详细布图；图4是图示图3中描绘的边界区域的详细电路图；图5是图示图1中所示的预充电电压发生器的详细电路图；图6是图示本发明的测试命令序列的时序图；图7是图示根据本发明的第一和第二预烧测试模式中的操作的波形图；图8是图示根据本发明第一实施例的FCRAM的预烧测试的流程图；图9是图示在预烧测试中施加到位线上的电压模式的解释性表；图10是图示施加到位线上的电压模式的比较示例的解释性表；图11是图示根据本发明第二实施例的半导体存储器的框图；
图12是图示图11中所示的命令解码器和测试模式解码器的详细框图；图13是图示图12中所示的内部解码器的详细框图；以及图14是图示根据本发明第二实施例的外部预烧测试中的测试命令序列的时序图。
具体实施例方式
下面参考附图描述本发明的优选实施方式。在图中，双圆圈表示外部端子，粗体信号线表示多条信号线。连接到粗体线的模块的一部分由多个电路组成。传输信号的信号线由与信号名相同的符号表示。以‘/’为前缀的信号指示负逻辑。以‘Z’为后缀的信号指示正逻辑。
图1示出了根据本发明第一实施例的半导体存储器。该半导体存储器是使用CMOS技术的FCRAM(快速周期RAM)，该FCRAM具有DRAM存储单元(动态存储单元)和SRAM接口。FCRAM是一种伪SRAM。FCRAM定期地在芯片内部执行刷新操作，而不是接收来自外部的刷新命令，从而维护写入存储单元的数据。该FCRAM被用作安装在移动电话中的工作存储器。本发明既可适用于时钟同步FCRAM，也可适用于时钟异步FCRAM。
FCRAM包括命令输入电路10、命令解码器12、预充电电压发生器16、地址输入电路18、预解码器20、数据输入/输出电路22、操作控制电路24和存储器核36。另外，FCRAM还包括刷新定时器、刷新计数器、用于确定外部访问请求和来自刷新定时器的内部刷新请求之间的优先级的仲裁器和用于生成字线的高压电平的调压器(booster)。
命令输入电路10接收经由命令端子CMD施加的命令信号CMD(外部访问请求信号、测试命令信号)，并输出所接收的信号作为内部命令信号ICMD。例如，命令信号CMD包括芯片使能信号/CE1、输出使能信号/OE、写使能信号/WE、高字节信号/UB和低字节信号/LB。
命令解码器12对内部命令信号ICMD解码，并输出用于执行读操作的读信号RDZ或用于执行写操作的写信号WRZ。另外，命令解码器12包括测试模式解码器14，测试模式解码器14对测试命令信号CMD和地址信号AD解码以生成第一预烧测试信号TES1、第二预烧测试信号TES2和第二预烧测试控制信号/TES2、TES2HE、TES2LE、TES2HO和TES2LO。在根据外部访问请求执行访问操作(读和写操作)的正常操作模式NRML期间，第一和第二预烧测试信号TES1和TES2被保持在低逻辑电平。在随后的第一预烧测试模式TEST1中，第一和第二预烧测试信号TES1和TES2分别被保持在高逻辑电平和低逻辑电平。在随后的第二预烧测试模式TEST2H和TEST2L中，第一和第二预烧测试信号TES1和TES2分别被保持在低逻辑电平和高逻辑电平。测试模式解码器14根据测试命令(进入命令)输出模式选择信号PAT1-4。
预充电电压发生器16生成预充电电压VPR1和VPR2以对后续位线BL和/BL预充电。预充电电压发生器16在正常操作模式NRML和第一预烧测试模式TEST1期间生成彼此相等的预充电电压VPR1和VPR2(电压值约为下面的内部电源电压VII的一半)。在第二预烧测试模式TEST2H和TEST2L期间，预充电电压发生器16将预充电电压VPR1和VPR2中的一个设为高压电平(内部电源电压VII)，将另一个设为低电压电平(地电压VSS)。
地址输入电路18经由地址端子AD接收地址信号AD，以输出所接收的信号作为内部地址信号IAD。FCRAM是同时接收高地址和低地址的地址非复用型存储器。预解码器20对内部地址信号IAD解码，并生成行解码信号RAZ和列解码信号CAZ。
数据输入/输出电路22经由公共数据总线CDB接收从存储单元MC读取的数据，以将所接收的数据输出到数据端子DQ。另外，数据输入/输出电路22经由数据端子DQ接收写数据，以将所接收的数据输出到公共数据总线CDB。数据输入/输出电路22包括模式发生器38，模式发生器38用于在随后的预烧测试模式期间根据模式选择信号PAT1-4生成测试数据模式。
操作控制电路24包括传感放大器选择部分26、复位选择部分28、位选择部分30、字选择部分32和列选择部分34，以便当其接收读信号RDZ、写信号WRZ或刷新信号REFZ时使存储器核36执行读操作、写操作或刷新操作。操作控制电路24的每个选择部分26、28、30、32和34根据第一和第二预烧测试信号TES1和TES2而进行操作。
传感放大器选择部分26输出传感放大器激活信号PSD和NSD以激活传感放大器SA。具体地说，如下所述，传感放大器选择部分26在正常操作模式NRML和第一预烧测试模式TEST1期间一旦访问存储单元MC就激活传感放大器激活信号PSD和NSD。另外，传感放大器选择部分26在正常操作模式NRML和第一预烧测试模式TEST1期间一旦不访问存储单元MC，以及在第二预烧测试模式TEST2H和TEST2L期间，使传感放大器激活信号PSD和NSD不活动。
复位选择部分28输出位线复位信号BRS，以均衡并预充电位线对BL和/BL。具体地说，在正常操作模式NRML和第一预烧测试模式TEST1期间一旦不访问存储单元MC，以及在第二预烧测试模式TEST2H和TEST2L期间，复位选择部分28激活位线复位信号BRS。另外，在正常操作模式NRML和第一预烧测试模式TEST1期间一旦访问存储单元MC，复位选择部分28就使位线复位信号BRS不活动。
位选择部分30输出位线传输信号BLT，以将位线对BL和/BL连接到传感放大器SA。具体地说，位选择部分30在正常操作模式NRML期间使预定的位线传输信号BLT不活动，以将传感放大器SA与对应于未被访问的存储单元MC的位线对BL和/BL相分离，并在第一和第二预烧测试模式TEST1、TEST2H和TEST2L期间激活所有的位线传输信号BLT。
字选择部分32根据行解码信号RAZ激活字线WL中的任意一条。即，字选择部分32充当字解码器WDEC。具体地说，字选择部分32在正常操作模式NRML期间根据行解码信号RAZ激活字线WL中的任意一条，并在第一和第二预烧测试模式TEST1、TEST2H和TEST2L期间激活所有的字线WL。
列选择部分34根据列解码信号CAZ激活列选择线CL中的任意一条。即，列选择部分34充当列解码器CDEC。具体地说，列选择部分34在正常操作模式NRML和第一预烧测试模式TEST1期间一旦访问存储单元MC就激活列选择信号CL，而在正常操作模式NRML和第一预烧测试模式TEST1期间一旦不访问存储单元MC，以及在第二预烧测试模式TEST2H和TEST2L期间，就使列选择信号CL不活动。
存储器核36包括存储单元阵列ARY、传感放大器部分SA、预充电部分PRE、列开关部分CSW和数据总线放大器部分DBA。存储单元阵列ARY包括多个易失性动态存储单元MC、连接到动态存储单元MC的多条字线WL和多个位线对BL和/BL。
类似于一般的DRAM存储单元，存储单元MC包括用于以电荷形式保存数据的电容器和放置在电容器和位线BL(或/BL)之间的传输晶体管。传输晶体管的栅极连接到字线WL。通过选择字线WL执行读操作、写操作和刷新操作中的一种。存储单元阵列ARY执行读、写和刷新操作中的任意一种，并且与位线复位信号BRS同步地执行预充电操作以将位线BL和/BL预充电到预定电压。
传感放大器部分SA包括多个传感放大器，每个传感放大器连接到位线对BL和/BL。每个传感放大器与传感放大器激活信号PSD和NSD的激活同步地进行操作，并放大位线对BL和/BL之间的电压差。被每个传感放大器放大的数据在读操作期间通过列开关被传输到数据总线DB，而在写操作期间通过位线对BL和/BL被写入存储单元MC。
预充电部分PRE包括多个预充电电路，每个预充电电路连接到位线对BL和/BL。每个预充电电路与位线复位信号BRS的激活(高逻辑电平)同步地进行操作，并将位线BL和/BL连接到预充电电压线VPR1(或VPR2)。列开关部分CSW有多个列开关，每个列开关连接到位线BL和/BL。每个列开关在列选择信号CL的激活期间将位线对BL和/BL连接到局部数据总线LDB。
数据总线放大器部分DBA包括多个读放大器和多个写放大器。每个读放大器放大局部数据总线LDB上的读数据的信号量，以将其输出到公共数据总线CDB。每个写放大器放大公共数据总线CDB上的写数据的信号量，以将其输出到局部数据总线LDB。
当执行FCRAM的预烧测试时，晶片状态或封装状态的FCRAM在高温条件下连接到诸如LSI测试仪之类的测试模式生成装置TEST或预烧测试装置。在下面的第一预烧测试TEST1中，从测试模式生成装置TEST向FCRAM施加用于选择第一预烧测试TEST1的测试命令CMD和地址AD，从而使FCRAM的操作模式从正常操作模式NRML转移到第一预烧测试模式TEST1。随后，测试模式生成装置TEST输出测试命令(进入命令)到FCRAM以执行具有长周期时间的写操作。写数据在位于数据输入/输出电路22中的模式发生器38处生成。模式发生器38根据从测试模式解码器14输出的模式选择信号PAT1-4生成要写入位线BL和/BL以及存储单元MC的数据。因此，不同的电压电平被写入位线对BL和/BL以及连接到位线对BL和/BL的存储单元MC，从而执行预烧测试。
同时，在下面的第二预烧测试TEST2H和TEST2L中，从测试模式生成装置TEST向FCRAM施加用于选择第二预烧测试TEST2H和TEST2L的测试命令CMD和地址AD，从而使FCRAM的操作模式从正常操作模式NRML转移到第二预烧测试模式TEST2H和TEST2L中的一个。FCRAM在第二预烧测试模式TEST2H和TEST2L期间将预充电电压VPR1和VPR2设为内部电源电压VII和地电压VSS。因此，相等的电压(VII或VSS)被施加到位线对BL和/BL以及连接到位线对BL和/BL的存储单元MC，从而执行预烧测试。
图2是图1中所示的FCRAM的芯片布图。FCRAM有一对存储器模块BLK，其中存储单元阵列ARY和传感放大器部分SA交替排列。在每个存储器模块BLK的上侧和下侧分别提供有数据总线放大器DBA和列解码器CDEC。在存储器模块BLK之间提供有字解码器WDEC。
在FCRAM芯片的上侧和下侧沿横向方向提供有多个焊盘。在每个存储器模块BLK和沿行排列的焊盘之间形成有外围电路区域。在图中下侧的外围电路区域中提供有测试模式解码器14和预充电电压发生器16。预充电电压VPR1和VPR2被施加到每个存储单元阵列ARY。第一和第二预烧测试信号TES1和TES2被施加到数据总线放大器DBA、字解码器WDEC和列解码器CDEC。
图3是图示图2中虚线所围区域的详细布图。每个存储单元阵列ARY例如有64条字线WL(WL0-63)。位于字线WL和位线BL(或/BL)的交叉处的白圆圈指示存储单元MC。在边界区域BA1和BA2中提供有传感放大器部分SA、列开关部分CSW、预充电部分PRE和随后的位线传输开关BT。边界区域BA1和BA2通常用在存储单元阵列ARY的相邻一对的位线对BL和/BL中。
在边界区域BA1中，排列有局部数据总线LDB1、3和/LDB1、3以及预充电电压线VPR1。在边界区域BA2中，排列有局部数据总线LDB2、4和/LDB2、4以及预充电电压线VPR2。局部数据总线LDB1-4和/LDB1-4通过图中由黑圆圈代表的列开关连接到位线BL和/BL。
奇数号的位线对(BL1和/BL1等)彼此平行排列(非扭曲结构)。偶数号的位线对(BL2和/BL2等)在存储单元阵列ARY的中心部分彼此交叉(扭曲结构)。即，具有非扭曲结构的位线对和具有扭曲结构的位线对交替排列。奇数号的位线对连接到图中上侧的边界区域BA1。偶数号的位线对连接到图中下侧的边界区域BA2。具有非扭曲结构的位线对利用边界区域BA1中的预充电电路连接到第一预充电电压线VPR1。具有扭曲结构的位线对利用边界区域BA2中的预充电电路连接到第二预充电电压线VPR2。
图4是图示图3中描绘的边界区域BA1的详细电路图。预充电电路PRE相对于位线传输开关BT位于存储单元阵列ARY一侧。预充电电路PRE有一对用于将位线BL和/BL连接到预充电电压线VPR1的nMOS晶体管和一个用于将位线BL和/BL彼此连接的nMOS晶体管。预充电电路PRE的nMOS晶体管的栅极接收位线复位信号BRS(BRS1-2)。
位线传输开关BT由nMOS晶体管组成，并将位线BL和/BL连接到传感放大器SA。位线传输开关BT的栅极接收位线传输信号BLT(BLT1-2)。位线复位信号BRS和位线传输信号BLT的高压电平使用升高后的电压来增大nMOS晶体管栅极和源级之间的电压并降低导通阻抗。
列开关CSW由一个用于将位线BL连接到局部数据总线LDB的nMOS晶体管和一个用于将位线/BL连接到局部数据总线/LDB的nMOS晶体管组成。构成列开关CSW的每个nMOS晶体管的栅极接收列选择信号CL1。列选择信号CL1的信号线沿位线对BL和/BL排列。
传感放大器SA由锁存电路组成，在锁存电路中，其公共源级连接到传感放大器激活信号线NSD和PSD。传感放大器激活信号线NSD和PSD分别连接到构成锁存电路的每个pMOS晶体管的源级和每个nMOS晶体管的源级。
如图3所示，边界区域BA1被形成为对应于奇数号的位线BL和/BL。因此，对应于偶数号的位线BL和/BL的区域是空的。实际上，在空白区域中也形成有诸如边界区域BA1内的传感放大器SA之类的电路。由于这个原因，即使当相邻位线BL和/BL之间的间隙由于器件结构的尺寸收缩而变小时，也可以容易地提供传感放大器SA等等。
图5是图示图1中所示的预充电电压发生器16的详细电路图。预充电发生器16有电压生成部分PRE1和PRE2。电压生成部分PRE1在正常操作模式NRML和第一预烧测试模式TEST1期间生成预充电电压VPR1和VPR2(VII/2)。电压生成部分PRE2在第二预烧测试模式TEST2H和TEST2L期间将预充电电压VPR1和VPR2分别设为内部电源电压VII和地电压VSS中的任意一个。
电压生成部分PRE1利用略低于VII/2的参考电压VREFL和略高于VII/2的参考电压VREFH来生成预充电电压VPR1和VPR2(两者都为VII/2)。在第二预烧测试模式TEST2H和TEST2L期间，电压生成部分PRE1接收具有高逻辑电平的第二预烧测试信号TES2和将被变为不活动的具有低逻辑电平的第二预烧测试控制信号/TES2，从而停止电压生成操作。此时，利用CMOS传输门TG1和TG2，切断了电压生成部分PRE1的输出和每个预充电电压线VPR1和VPR2之间的连接。
在第二预烧测试模式TEST2H期间，电压生成部分PRE2将预充电电压线VPR1和VPR2分别设为内部电源电压VII和地电压VSS。在第二预烧测试模式TEST2L期间，电压生成部分PRE2将预充电电压线VPR1和VPR2分别设为地电压VSS和内部电源电压VII。
第二预烧测试控制信号/TES2具有与第二预烧测试信号TES2相反的逻辑电平。第二预烧测试控制信号TES2HE和TES2LE在第二预烧测试模式TEST2H期间被保持在高逻辑电平，而在第二预烧测试模式TEST2L期间被保持在低逻辑电平。第二预烧测试控制信号TES2HO和TES2LO在第二预烧测试模式TEST2L期间被保持在高逻辑电平，而在第二预烧测试模式TEST2H期间被保持在低逻辑电平。在正常操作模式NRML期间，第二预烧测试控制信号TES2HE和TES2HO被保持在高逻辑电平，而第二预烧测试控制信号TES2LE和TES2LO被保持在低逻辑电平。
图6是图示本发明的测试命令序列的时序图。通过连续四次将芯片使能信号/CE1、输出使能信号/OE、写使能信号/WE、高字节信号/UB和低字节信号/LB断言为低逻辑电平，并同时向地址信号AD2-0施加测试代码CODE，测试命令被接收。一旦执行读操作，输出使能信号/OE就被设为低逻辑电平，一旦执行写操作，写使能信号/WE就被设为低逻辑电平。因此，信号/OE和/WE被同时变为低逻辑电平的测试命令是在正常的读和写操作中不被使用的非法命令。
当图1中所示的测试模式解码器14接收‘000’、‘001’、‘010’和‘011’的二制地址信号AD2-0时，其分别进入到第一预烧测试模式TEST1(模式1)、TEST1(模式2)、TEST1(模式3)和TEST1(模式4)，以开始测试(进入命令)。类似地，当测试模式解码器14接收‘100’和‘101’的二制地址信号AD2-0时，其分别进入到第二预烧测试模式TEST2H和TEST2L，以开始测试(进入命令)。
另外，当测试模式解码器14接收‘111’的二制地址信号AD2-0时，其不论已进入哪种测试模式都退出测试模式，并返回到正常操作模式NRML(退出命令)。通过为所有测试模式设置公共的退出命令，不论进入哪种测试模式，操作模式都可以容易地返回到正常操作模式NRML。
通过利用地址端子AD接收测试代码CODE，可以在多个测试项中选择并执行所期望的测试项。通常，由于地址端子AD有许多位，所以可以极大地增加可选择的测试项数目。例如，可以用八位地址端子选择性地执行256个测试项。
图7的波形示了根据本发明存储器核36在第一预烧测试模式TEST1和第二预烧测试模式TEST2H中的操作。在第一预烧测试模式TEST1中，命令信号CMD和数据信号DQ是由图1中所示的测试模式生成装置TEST提供的。在第一预烧测试模式TEST1中，数据被写入所有的存储单元MC。因此，没有必要施加地址信号AD。
在第一预烧测试模式TEST1中，在比正常写周期时间长得多的时间段(例如25分钟)内执行写操作。即，当执行一次写操作时，向每个位线对BL和/BL施加25分钟的应力。写周期时间并不限于25分钟，而是根据FCRAM的半导体制造工艺技术的类型、施加电压或温度而变化。
在所有的位线BL和/BL以及存储单元MC中执行下面的操作。即，在第一预烧测试模式TEST1中，操作控制电路24从测试模式解码器14接收第一预烧测试信号TES1，操作所有写放大器以接通所有列开关CSW，操作所有传感放大器SA以接通所有位线传输开关BT，并激活所有的字线WL。通过利用执行写操作的电路来执行第一预烧测试TEST1，可以使用于FCRAM中的预烧测试的电路数目最小。结果，可以防止FCRAM的芯片尺寸的增大。
首先，使位线复位信号BRS变为不活动，即低逻辑电平，从而使位线BL和/BL的预充电操作被终止(图7的(a))。由于所有的位线传输信号BLT都被保持在高逻辑电平，所以所有的位线传输开关BT都被接通(图7的(b))。因此，所有的位线BL和/BL都连接到传感放大器SA。
随后，字线WL被激活，从而使位线BL和/BL连接到存储单元MC(图7的(c))。由模式发生器38生成的写数据被传输到局部数据总线LDB和/LDB(图7的(d))。列选择线CL被激活到高逻辑电平，从而使写数据被传输到位线BL和/BL(图7的(e))。此时，互补数据被传输到位线BL和/BL。随后，传感放大器激活信号PSD和NSD被激活到高和低逻辑电平，从而使传感放大器SA放大位线BL和/BL之间的电压差(图7的(f))。一个电压应力被施加在位线对的互补位线BL和/BL之间，一个电压应力被施加在存储单元MC之间。
在施加应力后，响应于来自测试模式生成装置TEST的写命令的终止，字线WL、列选择线CL、传感放大器激活信号PSD和NSD被顺序地变为不活动，而位线复位信号BRS被激活(图7的(g))。随着位线复位信号BRS的激活，位线BL和/BL被设置为预充电电压VPR(VII/2)(图7的(h))。
同时，在第二预烧测试模式TEST2H和TEST2L中，FCRAM继续执行写操作，直到从测试模式生成装置TEST施加退出命令为止。第二预烧测试TEST2L与第二预烧测试TEST2H的操作基本相同，区别在于提供给位线BL和/BL的电压模式是不同的。下面的操作由所有的位线BL和/BL以及存储单元MC执行。另外，在第二预烧测试模式TEST2H和TEST2L中，操作控制电路24从测试模式解码器14接收第二预烧测试信号TES2从而使所有的写放大器都变为不活动，并切断所有列开关CSW从而使所有的传感放大器SA都变为不活动。
由于所有的位线传输信号BLT都被保持在高逻辑电平，所以所有的位线传输开关BT都被接通(图7的(i))。因此，所有的位线BL和/BL都连接到预充电电路PRE。另外，由于所有的位线复位信号BRS都被激活到高逻辑电平，所以图4中所示预充电电路PRE的所有nMOS晶体管都被接通(图7的(j))。
首先，字线WL被激活，从而使存储单元MC连接到位线BL和/BL(图7的(k))。预充电电压发生器16随着第二预烧测试信号TES2和第二预烧测试控制信号/TES2的激活而停止电压生成部分PRE1的操作。预充电电压发生器16开始电压生成部分PRE1的操作，将预充电电压VPR1和VPR2中的一个设为内部电源电压VII，并将另一个设为地电压VSS(图7的(1))。由于本实施例示出了第二预烧测试TEST2H的情形，所以预充电电压VPR1和VPR2被设为内部电源电压VII和地电压VSS。
由于预充电电路PRE的nMOS晶体管被接通，所以由“BLO和/BLO”指定的奇数号位线对的电压和由“BLE和/BLE”指定的偶数号位线对的电压分别被设为预充电电压VPR1(＝VII)和VPR2(＝VSS)(图7的(m))。一个电压应力被施加在位线BL和/BL之间，一个电压应力被施加在存储单元MC之间。
在施加应力后，接收到退出命令的字线WL变为不活动(图7的(n))。当预充电电压发生器16接收到退出命令时，预充电电压发生器16停止电压生成部分PRE2的操作，并重新开始电压生成部分PRE1的操作。因此，预充电电压VPR1和VPR2被设为内部电源电压VII的一半(VII/2)(图7的(o))。由于预充电电压VPR1和VPR2发生变化，所以位线BL和/BL的电压也变为VII/2(图7的(p))。
图8的流程示了根据本发明第一实施例的FCRAM的预烧测试。图中所示的流程是在连接到FCRAM的测试模式生成装置TEST的控制下执行的。细线框描绘的步骤由测试模式生成装置TEST执行。粗线框描绘的步骤由FCRAM执行。在本实施例中，顺序执行第一预烧测试TEST1和第二预烧测试TEST2H和TEST2L。在FCRAM内自动执行第一预烧测试TEST1和第二预烧测试TEST2H和TEST2L。通过在命令解码器12中提供测试模式解码器14，可以在第一预烧测试TEST1与第二预烧测试TEST2H和TEST2L之间切换(两者的电路操作彼此不同)，从而有效地完成预烧测试。
在步骤S10中，向FCRAM施加用于执行第一预烧测试TEST1(模式1)的进入命令(AD2-0＝000)。FCRAM的操作模式从正常操作模式NRML转移到第一预烧测试模式TEST1。响应于进入到第一预烧测试模式TEST1，FCRAM在图7中所示的时刻执行步骤S12，在所有的位线BL和/BL以及相应的存储单元MC上写入高逻辑电平数据H(VII)和低逻辑电平数据L(VSS)(图9中所示的模式1)。因此，一个电压应力被施加在位线BL和/BL之间，一个电压应力被施加在存储单元MC之间(预烧测试的第一步)。
在步骤S14中，测试模式生成装置TEST在25分钟后向FCRAM施加退出命令。响应于退出命令，FCRAM使所有的字线WL和所有的传感放大器SA变为不活动。即，模式1的写操作被终止。响应于退出命令，FCRAM的操作模式从第一预烧测试模式TEST1转移到正常操作模式NRML。
在步骤S16中，测试模式生成装置TEST向FCRAM施加用于执行第一预烧测试TEST1(模式2)的进入命令(AD2-0＝001)。响应于进入命令，FCRAM执行步骤S18，在奇数号的位线BLO和/BLO以及相应的存储单元MC上写入数据H和数据L，并在偶数号的位线BLE和/BLE以及相应的存储单元MC上写入数据L和数据H(图9中所示的模式2)。因此，一个电压应力被施加在位线BL和/BL之间，一个电压应力被施加在存储单元MC之间(预烧测试的第二步)。在步骤S20中，测试模式生成装置TEST在25分钟后向FCRAM施加退出命令。响应于退出命令，FCRAM使所有的字线WL和所有的传感放大器SA变为不活动。即，模式2的写操作被终止。
与上述步骤类似地执行步骤S22、S24和S26，从而使模式1的相反模式(图9中所示的模式3)被写入25分钟(预烧测试的第三步)。另外，执行步骤S28、S30和S32，从而使模式2的相反模式(图9中所示的模式4)被写入25分钟(预烧测试的第四步)。在FCRAM的内部无需测试模式生成装置TEST的控制而自动执行步骤S12、S18、S24和S30。
随后，在步骤S34中，测试模式生成装置TEST向FCRAM施加用于执行第二预烧测试TEST2H的进入命令(AD2-0＝100)。响应于进入命令，FCRAM的操作模式从正常操作模式NRML转移到第二预烧测试模式TEST2H。
在步骤S36中，FCRAM激活所有的字线WL。在步骤S38中，FCRAM将预充电电压VPR1和VPR2分别设为内部电源电压VII和地电压VSS。因此，数据H被写入奇数号的位线对BLO和/BLO以及相应的存储单元MC上(预烧测试的第五步)。数据L被写入偶数号的位线对BLE和/BLE以及相应的存储单元MC上(图9中所示的模式5)。在FCRAM的内部无需测试模式生成装置TEST的控制而自动执行步骤S36和S38。
在步骤S40中，测试模式生成装置TEST从进入第二预烧测试TEST2H开始25分钟后向FCRAM施加用于终止第二预烧测试TEST2H的退出命令(AD2-0＝111)。响应于退出命令，FCRAM的操作模式从第二预烧测试模式TEST2H转移到正常操作模式NRML。
在步骤S42中，测试模式生成装置TEST向FCRAM施加用于执行第二预烧测试TEST2H的进入命令(AD2-0＝101)。响应于进入命令，FCRAM的操作模式从正常操作模式NRML转移到第二预烧测试模式TEST2L。
在步骤S44中，FCRAM激活所有的字线WL。在步骤S46中，FCRAM将预充电电压VPR1和VPR2分别设为地电压VSS和内部电源电压VII。因此，模式5的相反模式被写入位线BL和/BL上(预烧测试的第六步)。即，数据L被写入奇数号的位线对BLO和/BLO以及相应的存储单元MC上，而数据H被写入偶数号的位线对BLE和/BLE以及相应的存储单元MC上(图9中所示的模式6)。在FCRAM的内部无需测试模式生成装置TEST的控制而自动执行步骤S44和S46。
在步骤S48中，测试模式生成装置TEST从进入第二预烧测试TEST2L开始25分钟后向FCRAM施加用于终止第二预烧测试TEST2L的退出命令(AD2-0＝111)。响应于退出命令，FCRAM的操作模式从第二预烧测试模式TEST2L转移到正常操作模式NRML。因此，FCRAM的预烧测试终止。
图9图示了在预烧测试中施加在位线BL和/BL上的电压模式。在图中，符号‘H’和‘L’意思是内部电源电压VII和地电压VSS被分别施加在位线BL和/BL上。每个模式范围内的虚线指示位线BL和/BL的交叉部分(存储单元阵列ARY的中心部分)。因此，在以‘T’为后缀具有扭曲结构的位线(如BL2和/BL2等)中，所施加的电压在虚线两侧被彼此切换。
图中的圆圈指示应力被施加在位线之间。单个圆圈指示应力被施加25分钟。图中的标记‘X’指示应力不被施加在位线之间。在位线之间，对应于虚线左侧的半位线BL和/BL有四个标记圆圈。类似地，在位线之间，对应于虚线右侧的半位线BL和/BL也有四个标记圆圈。因此，在预烧测试期间应力被施加在位线之间的时间为100分钟。即，通过六个模式的应力施加，可以在等长的时间期间内在相邻的所有位线之间施加应力。预烧测试执行六个模式的应力施加(分别为25分钟)150分钟。因此，测试时间的67％都会导致实际的应力施加。
图10图示了施加在位线BL和/BL上的电压模式的比较示例。在本示例中，只经由测试模式生成装置TEST的写操作来执行预烧测试。这种情况下，指示相同位线对BL和/BL(例如BL1和/BL1)之间的应力施加的圆圈数目不同于指示相邻位线对(例如/BL1和BL2)之间的应力施加的圆圈数目。有必要执行与圆圈数目较少的一侧相对应的预烧测试。因此，由于应力被施加在位线之间100分钟，所以一个模式的施加时间应为50分钟。结果，由于预烧测试时间为200分钟，所以只有50％的测试时间可以导致实际的应力施加。换句话说，与本发明相比预烧测试时间增加。另外例如，位线BL1-/BL1之间的圆圈数目是位线/BL1-BL2之间的圆圈数目的两倍。即，施加在位线BL1-/BL1之间的应力也是施加在位线/BL1-BL2之间的应力的两倍。如果应力施加过量，则存储单元的特性可能恶化。在本发明中，如图9所示，应力被施加在位线BL和/BL上总共为100分钟，且没有偏差。即，由于没有应力施加过量的位线BL和/BL，所以可以防止由于预烧测试而导致的存储单元MC特性的恶化。
根据第一实施例，由于预烧测试是通过组合第一预烧测试TEST1和第二预烧测试TEST2H、TEST2L而执行的，所以可以使在每个测试模式中未向其施加应力的位线BL和/BL的数目最小。因此，可以增加向其施加应力的位线的比率(预烧效率)，从而减少预烧时间。结果，可以减小测试成本。
图11图示了根据本发明第二实施例的半导体存储器。与第一实施例中相同的组件以相同的标号指代，从而省略其详细描述。在本实施例中，提供有命令解码器12A和测试模式解码器14A来代替第一实施例中的命令解码器12和测试模式解码器14。另外，提供有用于从预烧测试装置B/I接收测试时钟信号WCLK和测试信号WB和TO的测试焊盘(由图中的方框指示)。其他组件与第一实施例中相同。
测试焊盘WCLK、WB和TO经由连接线连接到命令解码器12A。当对FCRAM进行晶片预烧测试时，预烧测试装置B/I将测试焊盘WB设为高逻辑电平，并将从测试焊盘TO输入的串型命令设为指示测试项的逻辑电平。当FCRAM为晶片状态(或裸芯片状态)时，测试焊盘WCLK、WB和TO可以与预烧测试装置B/I的探针接触。封装后的FCRAM没有连接到测试焊盘WCLK、WB和TO的测试端子。尽管未示出，但是测试焊盘WD经由高电阻器连接到地线VSS。
在本实施例中，可以利用简单的预烧测试装置B/I以及昂贵的测试模式生成装置TEST(如第一实施例中所示的LSI测试仪)来执行FCRAM的预烧测试。如图13所示，预烧测试装置B/I只需要能够生成简单的测试模式。下文中，利用测试模式生成装置TEST执行的预烧测试被称为外部预烧测试，而利用预烧测试装置B/I执行的预烧测试被称为内部预烧测试。在内部预烧测试中，FCRAM可以自动执行预烧测试，而不需要从外部接收命令信号CMD和数据信号DQ。因此，测试模式解码器14A响应于测试时钟信号WCLK和测试信号WB和TO而生成写信号WRZ。
图12是图示图11中所示的命令解码器12A和测试模式解码器14A的详细框图。解码器12A和14A包括外部解码器40、内部解码器42、OR(或)电路44、46和刷新发生电路50。外部解码器40在正常操作模式NRML和外部预烧测试期间进行操作，以根据内部命令信号ICMD和内部地址信号IAD2-0输出写信号IWRZ和测试控制信号ITES。外部解码器40输出写信号IWRZ来执行第一预烧测试TEST1，同时输出模式选择信号PAT1-4中的任意一个来选择数据模式。随着模式选择信号PAT1、PAT2、PAT3和PAT4的激活，图11中所示的模式发生器38生成模式1、模式2、模式3和模式4，以将所生成的模式施加到位线BL和/BL。
内部解码器42在外部预烧测试期间进行操作，以根据测试时钟信号WCLK和测试信号WB和TO输出写信号TWRZ、模式选择信号PAT1-4和测试控制信号WBTES。测试控制信号ITES和WBTES是用于生成第一和第二预烧测试信号TES1和TES2，以及第二预烧测试控制信号TES2HE、TES2LE、TES2HO和TES2LO的基础信号。
OR电路44输出写信号IWRZ和TWRZ的OR逻辑作为写信号WRZ。OR电路46输出从外部解码器40和内部解码器42输出的模式选择信号的OR逻辑作为模式选择信号PAT1-4。OR电路48输出测试控制信号ITES和WBTES的OR逻辑作为第一和第二预烧测试信号TES1和TES2以及第二预烧测试控制信号/TES2、TES2HE、TES2LE、TES2HO和TES2LO。
刷新发生电路50具有振荡器，并周期性地输出刷新信号REFZ和刷新地址信号REFAD。刷新发生电路50有仲裁器功能，其确定外部访问请求(RDZ、WRZ)和刷新请求(REFZ)之间的优先级。刷新地址信号REFAD在刷新操作期间是被施加到图11中所示的预解码器20的低地址信号。
图13是图示图12中所示的内部解码器42的详细框图。内部解码器42包括三个串联的1比特计数器52、54和56，用于对从计数器52、54和56输出的内部测试信号IT1-3解码的解码器58，以及用于从测试时钟信号WCLK和测试信号WD生成计数信号CUP的AND(与)电路60。计数器52、54和56与计数信号CUP的上升沿同步地接收测试信号TO的逻辑值，并与计数信号CUP的下降沿同步地输出所接收的逻辑值作为内部测试信号IT1-3。解码器58对保持在计数器52、54和56中的3比特内部测试信号IT1-3(串行码)进行解码，并根据解码后的结果输出写信号TWRZ、模式选择信号PAT1-4和测试控制信号WBTES。
图14图示了根据本发明第二实施例的外部预烧测试中的测试命令序列。外部预烧测试中的测试命令序列与第一实施例中(图6)相同。同时，在内部预烧测试中，在测试信号WB的高逻辑电平期间，串行命令与测试时钟信号WCLK同步地从测试焊盘TO顺序输入。并执行由被从串行命令转换为并行命令的内部测试信号IT1-3指示的预烧测试中的任何一种。当其接收作为串行命令的二进制测试信号TO‘000’、‘001’、‘010’和‘011’时，图12中所示的内部解码器42输出写信号TWRZ以执行第一预烧测试TEST1，并输出指示数据模式的模式选择信号PAT1、PAT2、PAT3和PAT4。随着模式选择信号PAT1、PAT2、PAT3和PAT4的激活，图9中所示的模式1、模式2、模式3和模式4被施加到位线BL和/BL上。
当其接收作为串行命令的二进制测试信号TO‘100’和‘101’时，内部解码器42输出测试控制信号WBTES以执行第二预烧测试TEST2H和TEST2L。
在第一预烧测试TEST1中，在测试信号WB为高逻辑电平的期间(TB)内执行写操作。在第二预烧测试TEST2H和TEST2L中，当测试信号WB为高逻辑电平时(TB)，每个位线对BL和/BL连接到内部电源电压VII和地线VSS中的任意一个。通过将从时段TB减去串行命令输入时段所获得的时长设置为25分钟，可以执行与第一实施例相同的预烧测试。
根据第二实施例，可以获得与第一实施例相同的效果。另外，利用命令解码器12A和测试模式解码器14A，可以通过简单的预烧测试装置B/I以及昂贵的测试模式生成装置TEST来执行预烧测试。即，可以根据测试环境高效地执行预烧测试。
另外，根据上述实施例，本发明被应用于具有位线扭曲结构的FCRAM。然而，本发明也可应用于具有位线扭曲结构的DRAM或伪SRAM。另外，本发明不仅可应用于FCRAM芯片、DRAM芯片和伪SRAM芯片，还可应用于配备有这些存储器的存储器核的系统LSI。
在上述实施例中，测试代码CODE被施加到地址端子AD2-0上。然而，测试代码CODE也可被施加到其他地址端子或数据端子DQ上。
权利要求
1.一种具有多个位线对的半导体存储器的预烧测试方法，所述多个位线对由分别连接到存储单元的互补位线组成，在所述半导体存储器中具有所述位线彼此交叉的扭曲结构的位线对和具有所述位线彼此平行的非扭曲结构的位线对交替排列，所述方法包括第一步，分别将高压和低压电平施加到所述位线对中每一对的所述位线上；第二步，将与所述第一步中相同的电压电平施加到具有非扭曲结构的位线对上，并将与所述第一步中相反的电压电平施加到具有扭曲结构的位线对上；第三步，将与所述第一步中相反的电压电平施加到所述位线对中每一对的所述位线上；第四步，将与所述第三步中相同的电压电平施加到具有非扭曲结构的位线对上，并将与所述第三步中相反的电压电平施加到具有扭曲结构的位线对上；第五步，将高压或低压电平公共地施加到所述位线对中的每一对上，并将彼此相反的电压电平施加到相邻的位线对上；以及第六步，施加与所述第五步中相反的电压电平，其中在所述第一步到第六步的每一步中，所述位线对被施加相等时长的电压。
2.如权利要求1所述的半导体存储器的预烧测试方法，其中所述半导体存储器包括操作控制电路，其根据从外部施加的命令和地址执行写操作以将数据写入所述存储单元；多个预充电电路，其将具有非扭曲结构和扭曲结构的相邻位线对分别连接到第一和第二预充电电压线；以及预充电电压发生器，其生成要提供给所述第一和第二预充电电压线的电压，并且其中通过由所述操作控制电路执行写操作来完成所述第一步到第四步，并且通过由所述预充电电压发生器使所述第一和第二预充电电压线生成彼此相反的电压电平，而不是让所述操作控制电路执行写操作来完成所述第五步和第六步。
3.如权利要求1所述的半导体存储器的预烧测试方法，其中，所述半导体存储器包括命令解码器，所述命令解码器对从外部施加的读命令和写命令进行解码以对所述存储单元执行读和写操作，并且其中所述方法还包括以下步骤当所述命令解码器接收到在正常的读和写操作中不使用的非法命令时，使操作模式从正常操作模式转移到测试模式；以及当与所述非法命令一起施加的地址和数据中的至少一个所指示的测试代码的值指示预烧测试时，根据所述测试代码的值使所述操作模式转移到完成所述第一步到第四步的第一预烧测试模式和完成所述第五步和第六步的第二预烧测试模式中的一种。
4.如权利要求3所述的半导体存储器的预烧测试方法，其中，所述方法还包括以下步骤当所述非法命令和所述测试代码指示转移到所述第一预烧测试模式的进入命令时，响应于所述进入命令而由所述操作控制电路执行写操作；以及当所述非法命令和所述测试代码指示转移到所述第二预烧测试模式的进入命令时，根据所述测试代码的值将所述第一和第二预充电电压线中的每一条设为高压和低压电平中的一个或另一个。
5.如权利要求4所述的半导体存储器的预烧测试方法，其中，所述方法还包括以下步骤当在所述第一和第二预烧测试模式期间接收的所述非法命令和所述测试代码指示退出命令时，使所述操作模式从所述第一和第二预烧测试模式转移到所述正常操作模式。
6.一种半导体存储器，包括包括多个存储单元和多个位线对的存储单元阵列，所述多个位线对由分别连接到所述存储单元的互补位线组成，在所述半导体存储器中具有所述位线彼此交叉的扭曲结构的位线对和具有所述位线彼此平行的非扭曲结构的位线对交替排列；预充电电压发生器，其在正常操作模式和第一预烧测试模式期间生成要提供给第一和第二预充电电压线的公共预充电电压，并在第二预烧测试模式期间生成高压和低压电平，这两个电平中的每一个要被提供给所述第一和第二预充电电压线中的一条或另一条；多个预充电电路，其在位线复位信号被激活的同时，将具有扭曲结构的位线对连接到所述第一预充电电压线，并将具有非扭曲结构的位线对连接到所述第二预充电电压线；复位选择部分，其在所述正常操作模式和所述第一预烧测试模式期间一旦不访问所述存储单元，以及在所述第二预烧测试模式期间，激活所述位线复位信号，而在所述正常操作模式和所述第一预烧测试模式期间一旦访问所述存储单元，就使所述位线复位信号不活动；多个传感放大器，其在传感放大器激活信号被激活的同时，放大所述位线对的电压差；传感放大器选择部分，其在所述正常操作模式和所述第一预烧测试模式期间一旦访问所述存储单元就激活所述传感放大器激活信号，而在所述正常操作模式和所述第一预烧测试模式期间一旦不访问所述存储单元，以及在所述第二预烧测试模式期间，使所述传感放大器激活信号不活动；多个列开关，其在列选择信号被激活的同时，将所述位线对之一连接到数据总线；以及列选择部分，其在所述正常操作模式和所述第一预烧测试模式期间一旦访问所述存储单元就激活所述列选择信号，而在所述正常操作模式和所述第一预烧测试模式期间一旦不访问所述存储单元，以及在所述第二预烧测试模式期间，就使所述列选择信号不活动。
7.如权利要求6所述的半导体存储器，还包括命令解码器，其当接收到读和写命令时输出读和写信号以对所述存储单元执行读和写操作，并且当接收到在正常读和写操作中不使用的非法命令时使操作模式从正常操作模式转移到测试模式，而且当与所述非法命令一起施加的地址和数据中的至少一个所指示的测试代码的值指示预烧测试时，根据所述测试代码的值输出第一或第二预烧测试信号，以将所述操作模式设置为第一或第二预烧测试模式，其中所述预充电电压发生器根据所述第二预烧测试信号进行操作；并且所述复位选择部分、所述传感放大器选择部分和所述列选择部分根据所述读信号、所述写信号和所述第一和第二预烧测试信号进行操作。
8.如权利要求7所述的半导体存储器，其中当所述非法命令和所述测试代码指示转移到所述第一预烧测试模式的进入命令时，所述命令解码器响应于所述进入命令而输出所述写信号。
9.如权利要求8所述的半导体存储器，其中当在所述第一和第二预烧测试模式期间接收的所述非法命令和所述测试代码指示退出命令时，所述命令解码器使所述操作模式从所述第一和第二测试模式转移到所述正常操作模式。
10.如权利要求6所述的半导体存储器，还包括测试焊盘，其接收指示所述第一和第二预烧测试的测试信号；命令解码器，其根据所述测试焊盘接收的所述测试信号输出第一或第二预烧测试信号，以将操作模式设置为所述第一或第二预烧测试模式，并且当所述测试信号指示所述第一预烧测试时与所述测试信号同步地输出写信号以对所述存储单元执行写操作，并且输出模式选择信号；以及模式发生器，其根据所述模式选择信号生成要写入所述位线和所述存储单元的数据，其中所述预充电电压发生器根据所述第二预烧测试信号进行操作；并且所述复位选择部分、所述传感放大器选择部分和所述列选择部分根据所述写信号以及所述第一和第二预烧测试信号进行操作。
全文摘要
包括第一步到第六步的预烧测试被施加到半导体存储器上，在每一步中，电压被施加相同的时长，该半导体存储器具有交替排列的具有位线彼此交叉的扭曲结构的位线对和具有位线彼此平行的非扭曲结构的位线对。由于向所有位线施加应力的时长可以设为相等，所以在位线之间施加应力的时长上不会发生偏差。可以防止存储单元特性由于预烧测试而引起的过度恶化。另外，在第一步到第六步中可以使未向其施加应力的位线数目最小。因此，可以增大向其施加应力的位线的比率，这减少了预烧测试时间。从而可以减小测试成本。
文档编号H01L21/66GK1889192SQ200510123709
公开日2007年1月3日 申请日期2005年11月18日 优先权日2005年6月27日
发明者藤冈伸也, 奥山好明, 高田泰宽, 渡边达启, 小玉修巳 申请人:富士通株式会社