专利名称：沟槽式场效应晶体管和其制造方法
技术领域：
本发明涉及沟槽式场效应晶体管(沟槽式-FET)和其制造方法。
背景技术：
图1中示出了一个现有的沟槽式半导体结构的例子。在n+衬底2之上提供n型漏极层4，并且，在漏极层4之上提供p型本体层20。沟槽6延伸通过本体层20，直到漏极层4，并且包含由栅极绝缘体9与本体层相绝缘的、有传导性的栅极10。N+源极扩散14与沟槽相临。
栅电极26与栅极10相连接；源电极22与源极14和本体20相连接；并且漏电极24与衬底2相连接。
在使用中，将电压加在栅电极26上，来控制在本体层20中延伸并与沟槽6相邻的、在源极14和漏极4之间的沟道。
通常希望沟槽式-FET的晶胞间距(也就是，相邻晶胞间的距离)减少，因为，晶胞间距越低，硅的固定区域的沟道宽度就越大。因此，特定的单位面积导通阻抗(也就是，当接通时每个单位面积的FET的阻抗)可以通过降低晶胞间距而降低。
晶胞间距的减少需要包含栅极的沟槽区域和/或者台面区域(也就是，有注入源极和本体区域的区域)的宽度降低。
最近，通过使用覆盖层源极注入的方法使得台面宽度降低。在上述示意图1中，本体区域和源极区域都暴露在第一主要表面。在覆盖层源极注入技术中，源极区域被注入在第一主要表面整个台面之上，使得本体部分在源极区域之下。由于源极和本体部分不再必须都在台面的第一主要表面，因此，台面宽度可以被减少。
此方法的不利方面是仍然必须与本体部分接触。这由通过源极区域到本体区域的槽蚀刻和本体区域中高度掺杂的接触注入来提供在槽蚀刻的底部与本体区域的接触来实现。如果接触注入扩散到沟道，则该器件很难开启。因此，槽与沟道必须间隔一定距离。所以，使用此方法，对于晶胞间距可以被降低多少有限制。
因此，仍然需要降低沟槽式-FET结构的晶胞间距。
发明内容
依照本发明，提供了一种沟槽式场效应晶体管(沟槽式-FET)，它包含具有对立的第一和第二主要表面的半导体本体；在第一主要表面的源极金属化；被掺杂具有第一传导类型的半导体源极接触区域，在第一主要表面与源极金属化相接触；被掺杂具有与第一传导类型相对立的第二传导类型的半导体本体接触区域，在第一主要表面与源极金属化相接触；在第一主要表面下的第一传导类型的漏极区域；与漏极区域相连接的漏极接触区；和绝缘沟槽中包含传导栅极的绝缘栅极，用于控制通过绝缘栅极之间的台面区域在源极接触区和漏极区域之间的电流；其中，源极接触区域和基极接触区域交错地横向穿过第一主要表面，源极接触区域布置在绝缘沟槽内绝缘栅极之上。
通过在绝缘栅极上面提供源极区域，可以使得晶胞间距充分地降低。
例如，在本发明的优选实施例中，晶胞间距可以减少到1微米以下。可以达到0.5微米以下的晶胞间距。
优选地，台面区域包含被掺杂具有第二传导类型的半导体掺杂本体区域，其在本体接触区域下延伸到漏极区域，掺杂本体区域具有比本体接触区域低的掺杂浓度。
源极接触区域能够比基极接触区域延伸地更加深，使得源极接触区域与在本体接触区域下的掺杂的本体区域直接相接触。这意味着电流可以通过掺杂的本体区域，从源极接触区域流经绝缘栅极到漏极区域。
在实施例中，第一传导类型是n-型，并且第二传导类型是p-型，本体接触区域的p-型掺杂高于5×1018cm-3，本体区域的p-型掺杂在1017cm-3到1018cm-3范围内，并且，n-型源极接触区域的掺杂高于1019cm-3。
漏极区域可以包含具有较低掺杂的漂移区域，其在具有比漂移区域高的掺杂的高度掺杂的漏极区域之上，漏极区域和漂移区域都是第一传导类型。
漂移区域的掺杂可以低于1017cm-3，优选低于5×1016cm-3，尽管确切值将依赖所需的特性而定，特别是击穿电压。高度掺杂漏极区域的掺杂可以高于1018cm-3，并且，优选是掺杂浓度高于1019cm-3的高度导通，以降低该器件的整个阻抗。
漂移区域可以构成为在高度掺杂的衬底之上构成高度掺杂的漏极区域的外延层。做为选择，漂移区域和/或漏极区域可以通过注入搀杂物构成。
源极接触区域并不需要被限制在沟槽，并且源极接触区域可以侧向地延伸到沟槽的界限之外和绝缘栅极之上，使得在源极接触区域之间的本体接触区域的宽度比沟槽之间的台面区域宽度窄。这可以减少在绝缘栅极顶角处的电流集聚现象带来的影响。通过对该结构进行退火以允许源极接触区域的搀杂物向外扩散，可以简单地制造这样的延伸到沟槽的界限之外的源极接触区域，所以这样的结构不难制造。
在另外一个方面，本发明涉及制造沟槽式-FET的方法，包括以下步骤提供具有相对的第一和第二主要表面的半导体，其被掺杂形成第一传导类型以构成漏极区域；在半导体的第一主要表面注入本体接触区域，其被掺杂形成与第一传导类型相对立的第二传导类型；形成与本体接触区域交互横向穿过第一主要表面的沟槽，沟槽延伸到本体接触区域以下，限定在沟槽之间本体接触区域以下的台面区域；在沟槽内构成绝缘栅极；在沟槽内绝缘栅极之上沉积被掺杂形成第一传导类型的半导体的源极区域；并且，在第一主要表面之上沉积源极金属化，其与源极区域和本体接触区域相接触。
通过在整个第一主要表面进行注入来形成本体接触区域特别有利，因为，当形成沟槽时将去除不想要的掺杂。
这个方法可以包含将第二传导类型的本体区域注入到比源极接触区域更深的第一深度的步骤，其中，本体接触注入在小于源极接触区域深度的第二深度执行，使得在完成的FET中本体接触区域处在本体区域之上。
形成沟槽中的绝缘栅极的步骤可以包含，在沟槽底部和侧壁上形成绝缘体，在沟槽中到沟槽顶部以下某个深度形成栅极导体，和在沟槽中在所述栅极导体之上形成栅极-源极绝缘体的步骤。
为了能够更好地理解本发明，将参考附图描述实施例，其中图1示出了当前技术的沟槽式-FET；图2示出了依照本发明的第一实施例的工艺中的第一个步骤；图3示出了依照第一实施例的沟槽式FET；图4示出了第一实施例的模拟的掺杂分布图；和图5示出了作为源极-漏极电压的函数的器件关断电流；和图6示出了第一实施例的模拟的特定的Rdson值。
注意，图是示意性的，并且不是按照比例的，相似的部件在不同的图中用同样的参考数字来显示。
具体实施例方式
器件制造在很大程度上是传统的，除了填充沟槽。图2显示了这些沟槽之一的制造步骤。
为了形成沟槽6，构图掩膜(适宜选择光阻材料)，并且蚀刻外延层4来勾画出通过外延层4延伸到衬底2的沟槽6。在沟槽6的侧壁9和底部8上形成绝缘体，而且栅极多晶硅10沉积在沟槽6中并且被掺杂。接下来，在沟槽中将栅极多晶硅10蚀刻到衬底顶部之下所需的深度。然后，除去掩膜。
氮化物层30沉积在整个表面之上，厚度达到30nm到100nm。接下来，进行间隙壁蚀刻，除去除了侧壁以外所有表面的氮化物，来实现如图2所示的结构。
进行湿法氧化步骤来在多晶硅栅极区域生长氧化物。
接下来，使用热磷酸来蚀刻掉氮化物。磷酸选择性地蚀刻掉氮化物，并且不蚀刻氧化物。
多晶硅沉积在沟槽的顶部，并且以掺杂浓度为1×1021cm-3掺杂了砷来形成源极区域14。
接下来的加工遵循标准的工艺来实现图3所示的完成结构。
本方法的特别的优点是可以在整个表面上注入来形成本体区域20和本体接触区域18，而不像当前技术的结构使用槽蚀刻形成与本体的接触，在先前技术的结构中，本体接触注入需要远离沟道。
在完成的器件中，如图3所示，高度掺杂的n+衬底2形成漏极并且外延层4形成漂移区域。外延层是掺杂3×1016cm-3的n型。
沟槽6从第一主要表面延伸到外延层4中。沟槽6包含在沟槽底部的厚的沟槽底部绝缘体8，在沟槽6的侧壁上的栅极绝缘体9，传导性的栅电极10，在掺杂多晶硅填充沟槽的例子中，和栅电极10上面的栅极-源极绝缘体12。n+掺杂半导体的源极区域14以0.3μm的厚度填充沟槽顶部。
在沟槽之间的台面区域16包含在顶部表面高度掺杂(在本例中为2×1019cm-3)p+的本体接触区域18，延伸到0.25微米深度。在本体接触区域18以下是本体区域20，延伸到遇到沟槽之间的漏极区域4。本体接触区域18比源极区域14的稍微浅的深度有助于减少在绝缘栅极10的顶角处的电流集聚。
源极接触区22顺着第一主要表面的顶部延伸，接触源极区域14和本体接触区域18。源极区域14和本体接触区域18以带状排列穿过表面，按照图3中朝向纸内的方向延伸。
漏极接触区24与衬底2的后部相接触。应该意识到，在替代实施例中，可以使用高度掺杂的外延层4，并且直接接触外延层。
图4显示了台面区域内从顶部表面测量的掺杂分布图。
图5显示了在栅极加上1.5V时，作为所加漏极-源极电压的函数的器件关断电流。可以清楚看出击穿电压为29.5V。
图6显示该器件在多个栅极电压开启时，特定的导通电阻Rdson。在栅极电压为10V时，来自器件的特定导通电阻为6.2mΩ.mm2，其中3.6mΩ.mm2由衬底贡献。因此，该器件具有非常低的特定导通电阻。
这使用非常简单的结构实现，重要的是可以很容易制造这种结构具有非常小的晶胞间距。
技术人员将意识到在不离开本发明的范围的前提下可以对本实施例进行许多修改。特别地，n-和p-型区域可以互换。
本发明不是仅仅对硅半导体适用，而且可以适用于任何合适的半导体，包含例如GaAs。另外，器件形式非常简单，并且可以不仅仅使用在单晶衬底上，而且还可以是薄膜晶体管的一部分。
通过阅读本公开内容，其他的变化和修改对本领域的技术人员来说将显而易见。这些变化和修改可以涉及等价物和在更多样板的设计、制造和使用中已知的其他特性，用来作为这里描述的特性的补充或者替代。尽管在此申请中权利要求是针对特殊的特征组合阐明的，应当理解公开内容的范围也包含在此(不论是显性地还是隐性地或者范化)公开的任何新颖特点和特点的新颖组合，无论其是否减轻任何或者所有的与本发明解决的相同技术问题。因此，申请者申明，在本申请或从本申请引申的任何进一步的申请进行期间，可以针对这样的特征和/或特征组合定制新的权利要求。
权利要求
1.一种沟槽式场效应晶体管(沟槽式-FET)包含具有对立的第一和第二主要表面的半导体本体；在第一主要表面的源极金属化(22)；被掺杂具有第一传导类型的半导体源极接触区域(14)，在第一主要表面上与源极金属化(22)接触；被掺杂具有与第一传导类型相对立的第二传导类型的半导体本体接触区域(18)，在第一主要表面上与源极金属化接触；在第一主要表面下的第一传导类型的漏极区域(2，4)；与漏极区域相连接的漏极接触区(24)；和绝缘沟槽(6)中包含传导栅极(10)的绝缘栅极(10)，用于控制通过绝缘栅极之间的台面区域(16)在源极接触区域(14)和漏极区域(2，4)之间的电流；其中，源极接触区域(14)和基极接触区域(18)交错地横向穿过第一主要表面，源极接触区域排列在绝缘沟槽(6)内绝缘栅极之上。
2.依照权利要求1的沟槽式-FET，其中，台面区域包含被掺杂具有第二传导类型的掺杂的半导体本体区域(20)，其在本体接触区域(18)下面延伸到漏极区域(2，4)，掺杂的本体区域(20)具有较本体接触区域低的掺杂浓度。
3.依照权利要求2的沟槽式-FET，其中源极接触区域(14)延伸到比基极接触区域(18)更深的深度，使得源极接触区域(14)直接与在本体接触区域(18)下面的掺杂本体区域(20)相接触，从而电流可以从源极接触区域(14)流出，通过掺杂本体区域(20)经由绝缘栅极(10)到达漏极区域(2，4)。
4.依照权利要求2或3的沟槽式-FET，其中第一传导类型为n-型，并且第二传导类型为p-型，本体接触区域的p-型掺杂高于5×1018cm-3，本体区域的p-型掺杂范围为1017cm-3到1018cm-3，n-型源极接触区域的掺杂高于1019cm-3。
5.依照前面任意权利要求的沟槽式-FET，其中，漏极区域包含低掺杂浓度的漂移区域(4)，其处在高于漂移区域掺杂浓度的高度掺杂的漏极区域(2)之上，漏极和漂移区域均为第一传导类型。
6.依照权利要求5的沟槽式-FET，其中漂移区域(4)的掺杂低于1017cm-3，并且，高度掺杂的漏极区域(2)的掺杂高于1018cm-3。
7.依照前面任意权利要求的沟槽式-FET，其中源极接触区域(14)既侧向延伸到沟槽(6)的界限之外，又高于绝缘栅极(10)，使得在源极接触区域(14)之间的本体接触区域(22)的宽度比在沟槽之间的台面区域的宽度窄。
8.制造沟槽式-FET的方法，包含步骤提供具有对立的第一和第二主要表面的半导体本体(2，4)，其被掺杂形成第一传导类型以形成漏极区域；在半导体的第一主要表面注入本体接触区域(18)，其被掺杂形成与第一传导类型相对立的第二传导类型；形成与本体接触区域(18)交替横向穿过第一主要表面的沟槽(6)，沟槽延伸到本体接触区域(18)以下，限定了在沟槽(6)之间本体接触区域(18)以下的台面区域；在沟槽(6)内构成绝缘栅极(10)；在沟槽(6)内绝缘栅极(10)之上沉积被掺杂形成第一传导类型的半导体的源极区域(14)；并且，在第一主要表面上沉积源极金属化(22)，与源极区域(14)和本体接触区域(18)相接触。
9.依照权利要求8的方法，进一步包含将第二传导类型的本体区域(20)注入到较源极接触区域(14)更深的第一深度的步骤，其中，本体接触注入(18)在小于第一深度的第二深度上执行。
10.依照权利要求8或9的方法，其中在沟槽中形成绝缘栅极(10)的步骤包括在沟槽(6)的侧壁上和底部形成绝缘体(8，9)，在沟槽(6)内到低于沟槽顶部的一个深度形成栅极导体(10)，和在沟槽内形成栅极导体(10)上面的栅极-源极绝缘体(12)。
全文摘要
沟槽式FET包含在沟槽(6)内设置在绝缘栅极(10)之上的源极区域(14)。相反传导类型的本体区域(20)设置在沟槽(6)之间，并且本体接触区域(18)设置在本体区域(20)之上。源极接触金属化(22)接触源极(14)和本体接触区域(20)。这样可以获得小的晶胞间距。
文档编号H01L29/423GK1930688SQ200580006979
公开日2007年3月14日 申请日期2005年2月23日 优先权日2004年3月3日
发明者S·T·皮克 申请人:皇家飞利浦电子股份有限公司