专利名称：层叠型半导体装置的制作方法
技术领域：
本发明涉及到一种具有层叠了多个半导体芯片的结构的层叠型半导体装置。
背景技术：
近些年来，为了实现设备的高功能化，要求DRAM(动态随机存取存储器)等半导体存储器有更大的容量。在一个半导体芯片上形成的半导体存储器其容量越大，越需要细微加工，因而成品率下降的可能性越高。因此，出现了具有将多个半导体芯片层叠到底部基板上的结构的层叠型半导体装置的方案。例如，通过将多个DRAM芯片、及控制各个DRAM芯片的数据输入输出的接口芯片层叠在底部基板上，可以和一个DRAM一样实现可进行外部控制的小型且大容量的层叠型半导体装置。
一般情况下，在构成具有上述层叠结构的层叠型半导体装置时，需要起到作为连接各个DRAM芯片及接口芯片的中继电路的作用的内插基板。为了实现层叠型半导体装置的小型化、高密度化，需要使内插基板为较薄、较小的结构，且需要提高布线效率。并且，为了提高内插基板配置的自由度并使其为允许弯曲的结构，需要降低内插基板的刚性。
现有的层叠型半导体装置的具体结构例如在特开2001-110978中所公开的。根据特开2001-110978的构成例，在基板上层叠多个半导体芯片，并且使用了柔性基板的内插基板被配置在半导体基板的横方向上。通过采用这样的结构，内插基板可自由弯曲地配置，用于在多个DRAM芯片和接口芯片之间进行信号传送的布线可形成在内插基板上。
如上所述层叠多个半导体芯片时，除了要求通过内插基板进行多个信号的收发外，近些年来为了适应半导体存储器的高速化，还要求可进行高速信号传送的布线结构。但是，例如利用柔性基板等构成内插基板时，从确保较低的刚性、及成本的角度考虑，无法使用多层的布线基板，难于实现适于高速信号传送的布线结构。因此，存在信号传送时产生阻抗不匹配、传送波形失真、半导体存储器耐噪声特性下降等问题。
并且，当设置和多个半导体芯片对应的多个内插基板时，需要在半导体芯片的周围配置内插基板的充分的空间。因此产生内插基板引起的布线效率下降的问题，并且由于底部基板尺寸的制约无法扩大半导体芯片的尺寸。
发明内容
本发明的目的在于提供一种层叠型半导体装置，即使层叠多个半导体芯片并设置多个内插基板时，也可实现适于高速的信号传送的布线结构、提高耐噪声特性，并且提高布线效率及空间利用效率。
本发明的层叠型半导体装置的方式，具有底部基板，在端部形成将多个连接端子直线状排列的端子列，并具有将上述多个连接端子及外部端子电连接的布线图形；一个或多个半导体芯片，具有以和上述端子列大致平行的位置关系直线状排列的焊盘(パッド)列，被层叠在上述底部基板上；和一个或多个内插基板，形成有包括多个布线的布线层，上述多个布线电连接上述焊盘列的焊盘和上述端子列的连接端子，被配置为彼此大致平行且大致等长。
根据该方式，内插基板起到作为连接底部基板和半导体基板的中继电路的作用，在半导体芯片的焊盘列和底部基板的端部的端子列之间通过大致平行且大致等长的多个布线进行电连接。此时，半导体芯片的焊盘列和底部基板的端子列大致平行配置，因此内插基板的布线结构变为电平衡的状态，适于高速信号传送。因此，可实现在信号传送时可防止阻抗不匹配、传送波形失真、确保良好的耐噪声特性、并且提高布线效率及空间利用效率的层叠型半导体装置。
在本发明中，优选的是，作为上述内插基板，使用由树脂材料构成的基材及将上述布线层成对化的柔性基板。这样一来，可确保良好的耐噪声特性，并且降低内插基板的刚性，可确保自由弯曲配置等的结构上的自由度。
在本发明中，优选的是，上述半导体芯片具有矩形的外形，在上述半导体芯片的大致中央位置上、和上述矩形的长边方向平行地配置上述焊盘列。这样一来，特别是在使用中心焊盘结构的半导体芯片时，可确保良好的耐噪声特性，并且提高空间利用效率。
在本发明中，优选的是，上述内插基板，从上述焊盘列的位置开始仅向上述半导体芯片的一个长边侧延伸。
在本发明中，优选的是，上述多个布线中包括与上述半导体芯片的电路连接的信号布线、电源布线、及接地布线。
在本发明中，优选的是，在上述内插基板中，上述信号布线作为共面结构的传送线路构成。
在本发明中，优选的是，排列上述多个布线，以使由相邻的上述电源布线及上述接地布线构成的布线对、和上述信号布线相邻。
在本发明中，优选的是，上述多个布线的排列图形，是以信号布线、电源布线、接地布线、信号布线的排列顺序为反复单位的图形，上述焊盘列按照上述排列图形配置各焊盘。
根据以上各方式，通过恰当排列内插基板上构成的多个布线，在进行高速的信号传送时，能实现可保持电平衡状态的有效的布线结构，并可提高耐噪声特性。
另一方面，在本发明中，优选的是，还具有多个上述半导体芯片、及和该多个半导体芯片的全部或一部分建立对应的多个上述内插基板，在上述底部基板上形成和上述多个内插基板分别建立了对应的多个上述端子列，上述多个内插基板以如下位置关系进行安装上述对应的半导体芯片在层叠方向上越靠近上述底部基板，上述对应的端子列在上述底部基板的面方向上越靠近内侧。
在本发明中，优选的是，上上述半导体芯片以面向上的结构层叠，上述内插基板被配置为使上述布线层和上述半导体芯片的正面相对。这样一来，在安装内插基板时，不会使安装步骤复杂化，并具有较高的可靠性。
在本发明中，优选的是，在上述底部基板上层叠具有中心焊盘结构的上述焊盘列的多个DRAM芯片，并且在上述底部基板和上述多个DRAM芯片之间层叠控制上述DRAM芯片的数据输入输出的接口芯片。
在本发明中，优选的是，上述接口芯片和上述多个DRAM之间通过总线型的连接方式互相连接。
如上所述，根据本发明，在底部基板上层叠半导体芯片，在半导体芯片的焊盘列和底部基板的端子列之间通过设置了大致平行且大致等长的多个布线的内插基板来进行中继，将焊盘列和端子列大致平行地配置，从而构成层叠型半导体装置，因此可实现适于高速的信号传送的布线结构。这样一来，可提高半导体存储器装置的耐噪声特性，并且可提高布线效率及空间利用效率。
通过参照结合了附图的以下说明可以进一步充分地了解本发明的上述及其他目的和特征，其中通过举例的方式阐述实施例。
图1是第一实施例的层叠型存储器的分解透视图。
图2是第一实施例的层叠型存储器的截面结构图。
图3A及3B是表示第一实施例的层叠型存储器中内插基板及底部基板的平面形状及端子排列的图。
图4是第一实施例的层叠型存储器的概要的连接构成图。
图5是第二实施例的层叠型存储器的截面结构图。
图6是表示第二实施例的层叠型存储器中底部基板的端子排列的图。
图7是第二实施例的层叠型存储器的概要的连接构成图。
图8是第一比较例的截面结构图。
图9是第二比较例的截面结构图。
图10A及10B是说明本实施方式的布线结构的效果的图，是表示在多个布线的中途存在角部的状态的图。
图11A～11D是说明本实施方式的布线结构的效果的图，是表示在多个布线的中途存在分支部的状态的图。
图12是表示在DRAM芯片的焊盘列及其周边中将多个布线最佳化的配置图形的图。
图13是表示为了和图12进行比较、不进行本实施方式的最佳化的配置图形的一个例子的图。
图14是表示共面结构的传送线路的例子的图。
图15A及15B是表示用于确认本实施方式中的总线型连接方式的效果的模拟的动作波形的解析结果的图。
图16是说明作为本实施方式的层叠型存储器的安装条件将DRAM芯片以面向上结构进行层叠的原因的图。
图17是使用了本实施方式的层叠型存储器的存储器模块的框图。
图18A及18B是使用了本实施方式的层叠型存储器的存储器模块的外观图。
具体实施例方式
以下参照附图对本发明的实施方式进行说明。在本实施方式中，作为适用本发明的层叠型半导体装置的例子，对层叠多个DRAM芯片构成层叠型存储器时的实施方式进行说明。其中，对于本实施方式的层叠型存储器，说明DRAM芯片的层叠数不同的二个实施例。首先，作为第一实施例，对层叠二个DRAM芯片所构成的层叠型存储器的基本结构进行说明。作为说明第一实施例的层叠型存储器结构的图，图1是其分解透视图，且图2是其截面结构图。
如图1及图2所示，第一实施例的层叠型存储器具有在底部基板11上层叠了三个半导体芯片的结构。层叠的三个半导体芯片，从下层侧开始依次包括控制输入输出信号的接口芯片12、和具有预定的存储容量的二个DRAM芯片13。并且，设有中继DRAM芯片13和底部基板11的电连接的二个内插基板14。其中，在二个DRAM芯片13中包括下层的DRAM芯片13A和上层的DRAM芯片13B，在二个内插基板14中包括和下层的DRAM芯片13A连接的内插基板14A、及和上层的DRAM芯片13B连接的内插基板14B。
在底部基板11的下表面上，接合了用于和外部连接的作为外部端子的焊球15。底部基板11是多层布线板，形成分别与接口芯片12、内插基板14、焊球15连接的布线图形11a(图2)。在底部基板11的上表面上，接口芯片12在正面为下侧的状态下(面向下)被搭载。底部基板11和接口芯片12的接合使用倒装片连接技术。即，在和接口芯片12的下表面的焊盘对应的位置上，形成焊锡凸起，经由底部基板11的电极与布线图形11a连接。
底部基板11例如由玻璃环氧树脂构成，接口芯片12由硅构成，因此为了吸收因两者的热膨胀率不同而产生的应力，在底部基板11和接口芯片12之间填充树脂(未图示)。
下层的DRAM芯片13A，通过粘接层21在正面为上侧的状态(面向上结构)下层叠在接口芯片12的上部。在DRAM芯片13A的上部通过填充材料22放置内插基板14A。并且，上层的DRAM芯片13B，通过粘接层21和下层的DRAM芯片13A一样以面向上结构层叠在内插基板14A的上部。在DRAM芯片13B的上部通过填充材料22放置内插基板14B。
二个DRAM芯片13均具有长方形的形状，形成由和芯片内的电极连接的多个焊盘构成的焊盘列33。该焊盘列33，根据DRAM芯片13通常所采用的中心焊盘结构，在芯片中央部沿DRAM芯片13的长边方向排列。
作为内插基板14，使用使由聚酰亚胺等树脂材料形成的基材L1和布线层L2成对化的柔性基板，将布线层L2在朝向下侧的状态下放置在DRAM芯片13上。为了电连接内插基板14的布线层L2和DRAM芯片13的焊盘列33，例如使用COF连接。该COF连接是在DRAM芯片13的焊盘列33上设置凸起、并通过超声波等进行和内插基板14的正面上设置的端子列的连接。并且，对内插基板14的具体作用和布线结构在稍后论述。
内插基板14，具有比DRAM芯片13尺寸大的矩形形状，覆盖DRAM芯片13全体。如图2所示，内插基板14从DRAM芯片13的端部延伸，并向下方弯曲与底部基板11接合。在底部基板11的上表面的端部形成用于电连接下侧的内插基板14A的布线层L2的端子列31、及用于电连接上侧的内插基板14B的布线层L2的端子列32。通过这种结构，DRAM芯片13可进行从焊盘列34开始经由内插基板14、进一步经由端子列31、32、布线图形11a、直至接口芯片12为止的连接。
并且，在底部基板11上层叠有接口芯片12和二个DRAM芯片13，且通过在设有二个内插基板14的状态下向层叠型存储器全体填充由树脂构成的树脂材料，使层叠型存储器不受外部环境干扰。
在此对内插基板14及底部基板11的端子及布线结构进行详细说明。图3A表示内插基板14的平面形状和端子排列。并且，下侧的内插基板14A和上侧的内插基板14B均具有图3A的平面形状及端子排列。在内插基板14中，显示有在层叠方向上(图1的Z方向)DRAM芯片13重叠的区域R1，在其中央形成将多个连接端予以预定的间距排列为直线状的端子列34。端子列34在DRAM芯片13的长边方向(图1的X方向)上平行配置，各个端子的位置形成得和DRAM芯片13的焊盘列33中含有的各个焊盘的位置一致。
并且，在内插基板14的端部，和端子列34一样，形成由多个连接端子构成的端子列35。在这二个端子列34、35间，互相对应的连接端子之间由以预定长度及预定间距平行配置的多个布线连接。从端子列34朝向端子列35的多个布线在区域R1的边界附近弯曲，如图2所示，以具有直至底部基板11的端子列31为止的倾斜部的状态进行配置。并且，内插基板14也以同样的形状和配置方式形成二个端子列。
图3B表示底部基板11的上表面的平面形状和端子排列。在底部基板11中，显示有在层叠方向上(图1的Z方向)DRAM芯片13重叠的区域R2。底部基板11的端部上形成的上述二个端子列31、32，从底部基板11的中心看，在内侧配置有端子列31、在外侧配置有端子列32。这种配置如图2所示，考虑到了下侧的内插基板14A和上侧的内插基板14B的各自的倾斜部的位置关系。并且，在底部基板11的靠近中央的位置上，形成排列有和接口芯片12的下表面连接的多个连接端子的端子列36。
底部基板11上形成的三个端子列31、32、36，通过作为布线图形11a的一部分形成的多个布线将互相对应的连接端子一对一进行连接。该多个布线，和内插基板14中的多个布线以相同间距及相同方向进行配置。在第一实施例中，各DRAM芯片13的焊盘列33，各内插基板14的端子列34、35，底部基板11的端子列31、32、36，均是在和DRAM芯片13的长边方向一致的方向上互相平行的位置关系。另一方面，将各个焊盘或连接端子分别互相连接的布线彼此平行、且等长，均是在和DRAM芯片13的长边方向垂直的方向上延伸的位置关系。
图4是第一实施例的层叠型存储器的概要的连接结构图。在图4中，在接口芯片12和各个DRAM芯片13之间采用了总线型的连接方式。接口芯片12经由底部基板11的焊球15及布线图形11a与外部连接。并且，接口芯片12，从底部基板11的布线图形11a开始向二个方向分支，经由二个内插基板14和二个DRAM芯片13连接。
在接口芯片12的内部，根据从外部输入的信号生成对DRAM芯片13的控制信号。接口芯片12，将来自外部的写入数据提供到DRAM芯片13，并且将来自DRAM芯片13的读出数据输出到外部。这种情况下，在二个DRAM芯片13中设有片选端子(未图示)，可将各种信号分配给接口芯片12。
接着，作为第二实施例，对层叠四个DRAM构成的层叠型存储器的基本结构进行说明。图5是第二实施例的截面结构图，对应于第一实施例的图2。图5所示的第二实施例的层叠型存储器，在底部基板11上层叠接口芯片12和四个DRAM芯片13，并设有四个内插基板14。在四个DRAM芯片13中包括第一层的DRAM芯片13C、第二层的DRAM芯片13D、第三层的DRAM芯片13E、第四层的DRAM芯片13F。并且，与四个DRAM芯片13相对，从下层侧开始依次分别连接有第一内插基板14C、第二内插基板14D、第三内插基板14E、第四内插基板14F。
第二实施例的底部基板11的端子排列如图6所示。在图6的端子排列中，和第一实施例的图3B的不同点在于，在底部基板11的端部平行配置四个端子列41～44。从底部基板11的中心看，从内侧到外侧依次形成和第一内插基板14C对应的端子列41、和第二内插基板14D对应的端子列42、和第三内插基板14E对应的端子列43、和第四内插基板14F对应的端子列44。这样一来，在底部基板11上位置关系为内插基板14越靠近底部基板11(越配置在下侧)，对应的端子列41～44越靠近底部基板11的内侧。
接着，图7是第二实施例的层叠型存储器的概要的连接构成图。在图7中和第一实施例的图4一样，采用了总线型的连接方式。这种情况下，接口芯片12和DRAM芯片13的基本动作及信号收发和图4一样。另一方面，接口芯片12，从底部基板11的布线图形11a向四个方向分支，经由四个内插基板14和四个DRAM芯片13连接。并且，可利用四个DRAM芯片13的片选端子(未图示)向接口芯片12分配各种信号。
这样一来，在第一实施例和第二实施例中，表示了DRAM芯片13层叠为二层和层叠为四层时的层叠型存储器，在本实施方式中，在可制造的范围内可进一步层叠多个DRAM芯片13，配置对应的多个内插基板14，从而构成层叠型存储器。
在本实施方式中，通过使内插基板14的配置、及经由内插基板14的布线结构最佳化，实现适于DRAM芯片13的层叠结构及上述总线型的连接方式的安装方式。首先，如果着眼于内插基板14的配置，则在本实施方式中其特征在于，仅在DRAM芯片13的矩形的一个长边侧，各个内插基板14延伸而配置倾斜部。
在此示例本实施方式对应的比较例，同时说明本实施方式的布线结构的特征。首先，在图8的第一比较例中，其构成包括底部基板51、接口芯片52、二个DRAM芯片53(53A、53B)、二个内插基板54(54A、54B)、焊球55、粘接层61、填充材料62，和图2时相比基本是相同的结构。另一方面，在图8中，和图2的结构的不同点在于，二个内插基板54向DRAM芯片53的矩形的相对的二个长边侧延伸。即，在图8的情况下，在底部基板11的上表面中的两侧的端部上，分别配置二个内插基板54的倾斜部。
并且，在图9的第二比较例中，和第一比较例相比，各个内插基板54仅向DRAM芯片53的矩形的一个长边侧延伸，但不同点在于，下侧的内插基板54A和上侧的内插基板54B彼此反方向延伸。因此在图9的情况下，在底部基板11的上表面的两侧的端部上分别配置任一个内插基板54的倾斜部。
对上述第一、第二比较例的结构和图2相比可知，为了在底部基板51的两侧确保可配置内插基板54延伸的倾斜部的面积，接口芯片52及DRAM芯片53的芯片尺寸相对于底部基板51的尺寸要足够小。即，在图8及图9的结构下，当使用和图2的底部基板11同尺寸的底部基板51时，不得不缩小DRAM芯片53的尺寸，当使用和图2的DRAM芯片13同尺寸的DRAM芯片53时，不得不扩大底部基板51的尺寸，其结构无论怎样在空间效率方面均是不利的。与之相对，本实施方式有助于实现使包括DRAM芯片13的层叠型存储器的尺寸最佳化的结构。
接着，着眼于本实施方式中的布线结构，对信号传送中的本实施方式的优点进行说明。如上所述，内插基板14和底部基板11中的布线图形均使用平行配置的多个布线(图3A及图3B)。参照图10A及图10B对这种布线结构的效果进行说明。图10A是表示经由本实施方式的内插基板14到底部基板11为止的平行配置的多个布线的图，图10B是表示用于比较的在中途存在角部时的多个布线的图。
在本实施方式的结构中，如图10A所示，满足多个布线平行且等长的关系。在该多个布线中包括电源布线、接地布线、信号布线。另一方面，图10B的布线结构是例如将DRAM芯片13的焊盘列33、及底部基板11的连接端子31、32互相垂直配置时所采用的结构。图10B的情况下，在多个布线的中途存在角部，不满足互相平行且等长的关系。一般情况下，在接口芯片12和DRAM芯片13之间进行高速的信号传送，因此当不满足平行且等长的关系时，变为非电平衡的线路结构，成为布线的阻碍成分增加、传送波形失真的重要因素。图10A的布线结构可抑制这样的传送波形的失真，和图10B相比实现了适于高速的信号传送的布线结构。并且在图3A所示的区域R1的边界附近，虽然内插基板14向下弯曲，但此时的弯曲部的位置和多个布线的延伸方向垂直，因此平行且等长的布线结构并未破坏，不会产生图10B的问题。
接着，着眼于底部基板11的布线图形11a，参照图11A对本实施方式的布线结构的效果进行说明。图11A示意地表示包括具有图3B所示的端子排列的底部基板11、及接口芯片12的布线结构。在图11A的布线结构中，和内插基板14连接的端子列31、32、及和接口芯片12连接的端子列36之间，通过平行且等长的多个布线连接。这种情况下，可防止布线之间的干扰、及阻抗的不匹配，并且用于形成多个布线的布线区域可较小。
与之相对，图11B～11D表示不满足图11A的布线结构时的例子。图11B及11C的布线结构，对应于内插基板14为例如第二比较例(图9)所示的配置时的情况，端子列31和端子列32分别配置在和底部基板11相反的端部。并且在图11B的例子中，接口芯片12配置在从多个布线错开的位置上。并且，图11D的布线结构对应于内插基板14为例如第一比较例(图8)所示的配置时的情况，在底部基板11上分别配置一侧端部的二个端子列和另一侧端部的二个端子列。
图11B～11D的布线结构和图11A不同，在多个布线的中途具有分支部，进行和接口芯片12的端子列36的连接。从接口芯片12看多个布线向两侧延伸，未确保等长布线，为非电平衡的状态。这种情况下，多个布线之间产生干扰、分支部中的阻抗不匹配引起传送波形失真等，不适于高速传送。并且，为了避免布线之间的干扰而确保布线间隔、布线长度时，会导致布线区域的增大。
接着，参照图12及图13对内插基板14中的多个布线的配置图形进行说明。如上所述，在连接DRAM芯片12和接口芯片12之间的多个布线中，从大的方面划分为电源布线、接地布线、信号布线，本实施方式通过规定电源布线、接地布线、信号布线各自的排列顺序，实现适于高速信号传送的层叠型存储器。并且，作为电源布线例如包括DRAM芯片13的电源电压Vdd的供给线，作为接地布线例如包括DRAM芯片13的基准电位Vss的供给线，作为信号布线例如包括DRAM芯片13中传送地址、数据的布线。
图12是表示在本实施方式的DRAM芯片13的焊盘列33及其周边使多个布线最佳化的配置图形的图。并且，图13是表示为了和图12进行比较、不进行本实施方式的最佳化的配置图形的一个例子的图。在图12及图13中，对焊盘列33中包括的各个焊盘附以编号标记为P1～P12，并且将多个布线中的电源布线标记为V、把接地布线标记为G、把信号布线标记为S。
本实施方式中采用的布线图形，如图12所示，是在由电源布线V和接地布线G构成的布线对的两侧配置信号布线S、并反复所述配置的图形。即，是按照SVGS的顺序排列的排列图形，图12的焊盘列中，焊盘P1～P4、P5～P8、P9～P12均是具有SVGS的配置、并反复该配置的配置图形。通过采用这种配置图形，在信号布线S中流动的电流的返回电流在电源布线V和接地布线G中反向流动(在图中用箭头表示)。因此，可降低电源、接地的布线之间的阻抗，并降低在信号传送时成为问题的同时开关噪声、EMI噪声。
与之相对，图13所示的配置图形是电源布线V之间、接地布线G之间、信号配线S之间分别相邻配置的图形。这种配置中，由于相邻的布线可共享电源用焊盘、接地用焊盘，因此可高效地构成，但在相邻的二根布线中流动的是同相的电流(图中用箭头表示)。因此，布线的阻抗(主要阻抗成分)变大，会导致上述同时开关噪声、EMI噪声的增加。而本实施方式中采用的配置图形，和图13所示的一般的配置图形相比，可提高耐噪声特性。
其中，以图12所示的配置图形平行配置的多个布线可以考虑作为共面结构的传送线路。图14表示共面结构的传送线路的例子。例如，将相邻的信号布线S和接地布线G作为一体的传送线路时，通过图14所示的电耦合可使传送线路的特性阻抗保持恒定。因此，可降低传送线路上的反射、串扰，实现适于高速的信号传送的布线结构。
并且在本实施方式中，通过采用图4或图7所示的总线型的连接方式，实现适于对DRAM芯片13的高速传送的构成。以下对第一实施例的情况进行说明从接口芯片12到DRAM芯片13的连接路径不是单独的连接，而是共用到端子列31、32为止的布线。因此，接口芯片12的输出侧的各端子，处于和二个DRAM芯片13的输入侧的各端子连接的状态，和单独连接相比，容量大约增加为2倍。一般情况下DRAM芯片13被构成为具有高运转性能，通过总线型的连接方式增加容量后，在高速传送时，可抑制因高运转性能而容易产生的信号波形的结合等。
图15A及15B表示用于确认本实施方式中的总线型的连接方式的效果的模拟的动作波形的解析结果的图。在该模拟中，到DRAM芯片13的连接路径通过RC模式置换，表示输入了预定的脉冲时的信号波形。图15A是和用于比较的单独连接的RC模式(1对1)对应的信号波形，因高运转性能目视图形中产生紊乱。另一方面，图15B是和本实施方式的二个DRAM芯片13的RC模式对应的信号波形，和图15A相比，目视图形的紊乱减小。在图15B中，和图15A相比，由于输入侧的容量增加，时间常数减小，抑制了波形的急剧变化，结果可获得稳定的信号波形。
接着，对本实施方式的层叠型存储器的安装条件进行补充说明。如图2所示，已经对DRAM芯片13以面向上的结构层叠的情况进行了说明，在此说明其原因。图16表示假设将二个DRAM芯片13以面向下结构层叠并构成半导体装置时，底部基板11的一个端部的周边部的状态。图16所示结构和图2相比，二个DRAM芯片13为面向下的结构，因此下侧的内插基板14B配置在DRAM芯片13B的下方。即，和图2相比，DRAM芯片13和内插基板14的位置关系相反，因此二个内插基板14均在基材L1朝下、布线层L2朝上的状态下安装。
在该状态下，为了连接内插基板14的端子列35(图3A)和底部基板的端子列31、32，需要采用使内插基板14为二层、在端子列35的周边的两侧形成布线层L2的方法，或者采用使内插基板14在端子列35附近折返、使端子列35和端子列31、32的接合面一致的方法。但是无论哪种方法，安装步骤均变得复杂，并且内插基板14变厚、刚性变高，因内插基板14的弯曲等产生应力等，会导致可靠性的下降及成本的增加。
与之相对，在本实施方式中，如图2所示，由于采用了DRAM芯片13的面向上结构，因此在内插基板14的布线层L2的端子列31附近变为接合面和底部基板11的端部的端子列35彼此自然一致的状态。因此，本实施方式的内插基板14仅设置一层布线层L2即可，且可减小厚度，降低刚性。并且，通过使DRAM芯片13为面向上的结构，尤其可提高在最上部层叠的DRAM芯片13的散热特性。
接着，参照图17、18A及18B对使用了本实施方式的层叠型存储器的存储器模块进行说明。图17表示由存储器控制器MC和多个层叠型存储器M0～M3构成的存储器模块的框图。在图17中，层叠型存储器M2例如根据图5的第二实施例构成，包括接口芯片12和四个DRAM芯片13。其他层叠型存储器M0、M1、M3可以是和层叠型存储器M2同样的结构，也可以是彼此不同的结构。存储器控制器MC通过总线控制层叠型存储器M0～M3的动作，整体上作为大容量的一个存储器发挥作用。作为具有图17的结构的存储器模块的外观的一个例子，在图18A中表示其俯视图，在图18B中表示其侧视图。这样一来，可构成具有多个外部端子的薄型的存储器模块，并自由地安装在基板的插孔上。
以上根据本实施方式对本发明进行了具体说明，但本发明不限于上述实施方式，在不脱离其主旨的范围下可进行各种变更。例如，本实施方式的层叠型半导体装置中层叠多个DRAM芯片13和接口芯片12，但不限于此，可将本发明适用于层叠了多用途的半导体芯片的层叠型半导体装置。并且，内插基板14也不限于本实施方式中的结构、材质。
本发明不限于上述实施方式，可在不脱离其范围的情况下进行各种变形或变更。
本申请基于2005年4月8日提交的日本专利申请No.2005-112902，其全部内容均合并在其中。
权利要求
1.一种层叠型半导体装置，具有底部基板，在端部形成将多个连接端子直线状排列的端子列，并具有将上述多个连接端子及外部端子电连接的布线图形；一个或多个半导体芯片，被层叠在上述底部基板上，具有以和上述端子列大致平行的位置关系直线状排列的焊盘列；和一个或多个内插基板，形成有包括多个布线的布线层，上述多个布线电连接上述焊盘列的焊盘和上述端子列的连接端子，被配置为彼此大致平行且大致等长。
2.根据权利要求1所述的层叠型半导体装置，其中，作为上述内插基板，使用由树脂材料构成的基材及将上述布线层成对化的柔性基板。
3.根据权利要求1所述的层叠型半导体装置，其中，上述半导体芯片具有矩形的外形，在上述半导体芯片的大致中央位置上、和上述矩形的长边方向平行地配置上述焊盘列。
4.根据权利要求3所述的层叠型半导体装置，其中，上述内插基板，从上述焊盘列的位置开始仅向上述半导体芯片的一个长边侧延伸。
5.根据权利要求4所述的层叠型半导体装置，其中，上述多个布线中包括与上述半导体芯片的电路连接的信号布线、电源布线、及接地布线。
6.根据权利要求5所述的层叠型半导体装置，其中，在上述内插基板中，上述信号布线作为共面结构的传送线路构成。
7.根据权利要求6所述的层叠型半导体装置，其中，排列上述多个布线，以使由相邻的上述电源布线及上述接地布线构成的布线对、和上述信号布线相邻。
8.根据权利要求7所述的层叠型半导体装置，上述多个布线的排列图形，是以信号布线、电源布线、接地布线、信号布线的排列顺序为反复单位的图形，上述焊盘列按照上述排列图形配置各焊盘。
9.根据权利要求1所述的层叠型半导体装置，其中，还具有多个上述半导体芯片、及和该多个半导体芯片的全部或一部分建立对应的多个上述内插基板，在上述底部基板上形成和上述多个内插基板分别建立了对应的多个上述端子列，上述多个内插基板以如下位置关系进行安装上述对应的半导体芯片在层叠方向上越靠近上述底部基板，上述对应的端子列在上述底部基板的面方向上越靠近内侧。
10.根据权利要求1所述的层叠型半导体装置，其中，上述半导体芯片以面向上的结构层叠，上述内插基板被配置为使上述布线层和上述半导体芯片的正面相对。
11.根据权利要求3或4所述的层叠型半导体装置，其中，在上述底部基板上层叠具有中心焊盘结构的上述焊盘列的多个DRAM芯片，并且在上述底部基板和上述多个DRAM芯片之间层叠控制上述DRAM芯片的数据输入输出的接口芯片。
12.根据权利要求11所述的层叠型半导体装置，其中，上述接口芯片和上述多个DRAM之间通过总线型的连接方式互相连接。
全文摘要
本发明的层叠型半导体装置具有底部基板，在端部形成将多个连接端子直线状排列的端子列，并具有将上述多个连接端子及外部端子电连接的布线图形；一个或多个半导体芯片，具有以和上述端子列大致平行的位置关系直线状排列的焊盘列，被层叠在上述底部基板上；和一个或多个内插基板，形成有包括多个布线的布线层，上述多个布线电连接上述焊盘列的焊盘和上述端子列的连接端子，被配置为彼此大致平行且大致等长。
文档编号H01L23/488GK1845325SQ20061007355
公开日2006年10月11日 申请日期2006年4月10日 优先权日2005年4月8日
发明者片桐光昭, 柴本正训, 原敦, 青木孝一郎, 谏田尚哉, 菊地修司, 谷江尚史 申请人:尔必达存储器株式会社