专利名称：半导体叠层结构及其制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种半导体叠层结构及其制 造方法。
背景技术：
当今半导体器件制造技术飞速发展，半导体器件已经具有深亚微米结构， 集成电路中包含巨大数量的半导体元件。在如此大规模的集成电路中，元件 之间的高可靠、高密度的连接不仅要在单层中进行，而且需要在多层之间进 行横向和纵向的互连。因此，通常提供多个互连层连接结构，多个互连层互
相堆叠，层间具有介电层，金属连接孔形成于其中，用于连接半导体元件。 图l为半导体器件及上层互连结构简化示意图。如图1所示，在制造互连
层的工艺线后段(back end of line, BEOL)开始时，通常需要在工艺线前段 (front end ofline, FEOL )形成的MOS晶体管与BEOL形成的互连层中的最下 层互连层13之间沉积介质层11 ,该介质层ll称为金属前介电层(pre-metal dielectric, PMD )。在介质层l l层中刻蚀通孔并填充有金属材料从而形成连接 孔12。 M()S晶体管的栅极通过连接孔12连接至互连层13中的金属连接线14(源 极、漏极也相应连接)。连接线14再通过双镶嵌(dual-damascene)结构19再 连接至上层互连层。
互连层13上方形成有包括刻蚀停止层15、过渡层16、电介质层17和保护 层18组成的叠层结构20 (半导体器件中通常具有多级这样的叠层结构，图l中 为简便起见仅示出了一级)。其中电介质层17称为金属间介电层(intermetal dielectric, IMD)。刻蚀停止层15、过渡层16、电介质层17和保护层18组成的 叠层结构形成沟槽(trench)和连接孔(via)，用导电材料例如铜(Cu )填充所 述沟槽和连接孔便形成了双镶嵌结构19。
在上述叠层结构20中，为降低电路的RC延迟和高频串扰，电介质层17通 常采用低介电常数(lowk)材料，lowk电介质的介电常数一般低于4，如申 请号为02815665.X的中国专利申请中所描述的。图2至图6为说明现有叠层结 构制造过程的剖面示意图，如图2所示，在包括金属连接线14的互连层13表面 沉积一层氮化硅作为刻蚀停止层15;接着形成一层氧化层16，如图3所示；在氧化层16表面继续沉积低介电常数材料的电介质层17，如图4所示；氧化层16 介于刻蚀停止层15和电介质层17之间能够增加两层之间的翻附性。接下来如 图5所示，利用氦气(He)等离子对电介质层17表面进行处理，使电介质层17 表面由疏水性改变为亲水性，从而改善表面和液体之间的附着特性。随后如 图6所示，采用正硅酸乙酯(TEOS)在电介质层17表面淀积氧化硅层18，作 为电介质层17表面的覆盖层，TEOS氧化层的密度高于电介质层17，能够对低 介电常数的电介质层17起保护作用，减少后续研磨过程中对其造成的损伤。 然而上述利用TEOS淀积氧化硅层的过程需要在专用的化学气相淀积(CVD ) 反应室内进行，因此要将包含器件的晶片从淀积电介质层17的反应室移至淀 积TEOS氧化硅的反应室，这无疑增加了工艺复杂程度和制造成本。
发明内容
因此，本发明提供了一种半导体叠层结构及其制造方法，能够在保证器 件性能的情况下优化制造工艺，降低制造成本。
本发明的目的在于提供一种半导体叠层结构的制造方法，包括 提供一半导体衬底，所述衬底上具有至少一互连层，在所述互连层表面
形成有刻蚀停止层；在所述刻蚀停止层表面形成过渡层；在所述过渡层表面 原位形成电介质层；所述电介质层表面原位形成保护层。
形成所述电介质层的工艺条件为八曱基环四硅氧烷OMCTS的流量为 1500 3500mgm;氧气02的流量为50 500sccm;氦气为0 2000sccm;射频 功率为300 1000W;反应室压力为2 10Toit。
形成所述过渡层或保护层的工艺条件为八甲基环四硅氧烷OMCTS的 流量为500 1500mgm;氧气02的流量为500 1500sccm;氦气为0 2000sccm; 射频功率为300 1000W;反应室压力为2 10Torr。
所述保护层的厚度为200 1000A。
本发明的另一个目的在于提供一种半导体叠层结构，位于半导体衬底上
的至少一互连层表面，包括
在所述互连层表面形成的刻蚀停止层； 在所述刻蚀停止层表面形成的过渡层； 在所述过渡层表面原位形成的电介质层；以及 在所述电介质层表面原位形成的保护层。
所述过渡层、电介质层和保护层的制备材料相同。所述过渡层、电介质 层和保护层的材料为含碳氧化硅。所述电介质层的材料为应用材料公司商标
为黑钻石的二氧化硅。所述保护层的厚度为200~1000A，所述过渡层的厚度 为100 700A。
本发明的又一个目的在于提供一种半导体器件，包括在衬底表面形成的 器件层，在所述器件层上形成的金属前介电层，在所述金属前介电层表面形 成的互连层，以及在所述互连层表面形成的叠层结构；所述互连层中具有金 属互连线，所述金属互连线通过所述叠层结构中的双镶嵌结构与上层互连层 相连；所述叠层结构自下至上包括在所述互连层表面形成的刻蚀停止层；在 所述刻蚀停止层表面形成的过渡层；在所述过渡层表面原位形成的电介质层； 以及在所述电介质层表面原位形成的保护层。所述过渡层、电介质层和保护 层的制备材料相同。所述过渡层、电介质层和保护层的材料为含碳氧化硅。 所述电介质层的材料为应用材料公司商标为黑钻石的二氧化硅。所述保护层 的厚度为20() 1000A，所述过渡层的厚度为100 700A。
与现有技术相比，本发明具有以下优点
在互连层上方形成的包括刻蚀停止层、过渡层、IMD层和保护层组成的 叠层结构中，现有保护层的形成需要在将晶片转移至专用反应室中利用TEOS 淀积形成，增加了工艺成本。本发明的半导体叠层结构的形成方法在形成刻 蚀停止层之后，通过渐变的方式淀积形成叠层结构，即过渡层、IMD层和保 护层采用相同材料气体源，通过改变气体源流量逐渐过渡形成。就保护层而 言，本发明在上述过渡层、IMD层淀积之后，原位淀积保护层，而且将淀积 保护层的反应条件优选为与淀积过渡层的反应条件相同或接近，因此简化了 工艺条件，降低了制造成本。
由于本发明的方法采用原位淀积的方法渐变形成保护层，与移至另一专 用反应室形成TEOS保护层相比，本发明的方法降低了中间环节对晶片表面 的污染机会，使原位淀积保护层与低介电常数IMD层之间具有更加良好的接 触界面。此外，在化学机械研磨(CMP)的过程中，原位淀积的保护层不但 能够起到与THOS保护层同样的保护低介电常数IMD层不受研磨浆料(slurry ) 损伤的作用，而且，由于采用渐变方式淀积的保护层与IMD层材料相同，对 研磨浆料的反应特性相同，提高了 CMP的研磨一致性，能够精确控制原位淀
积保护层的研磨速率，使研磨后的叠层结构具有更加优良的电学特性。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及 其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同 的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中， 为清楚明了，放大了层和区域的厚度。
图1为半导体器件及上层互连结构简化示意图2至图6为说明现有叠层结构制造过程的剖面示意图7至图10为说明根据本发明实施例的叠层结构制造过程的剖面示意
图11为包含本发明叠层结构的半导体器件剖面图。
具体实施例方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式
做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发 明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不 违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施 的限制。
图7至图10为说明根据本发明实施例的叠层结构制造过程的剖面示意 图，所述示意图只是实例，其在此不应限制本发明保护的范围。将包含器件 层的半导体晶片放如化学气相淀积(CVD)反应室内，首先如图7所示，在 半导体衬底器件层(图中未示出)表面利用CVD工艺形成第一介质层，也就 是金属间介电层(PMD,参见图11中的110)。 PMD层的材料可为氧化硅。 在PMD层表面淀积互连层130，在互连层130中通过光刻、刻蚀工艺形成沟 槽，沟槽中填充金属(例如铜)后形成铜导电连线140。利用化学机械研磨 (CMP)工艺将互连层130和铜导电连线140表面磨平。互连层130可以是 衬底器件层上金属前介电层表面覆盖的第一层互连层，也可是上层多层互连 结构中的某一层互连层。互连层130的材料为氧化硅或氮化硅，利用等离子 增强化学气相淀积(PECVD)工艺形成。
然后，利用CVD工艺，优选为PECVD,在上述在互连层130表面和铜
导电连线140表面淀积刻蚀停止层150，刻蚀停止层150可为氮化硅(Si3N4 ) 或氮氧化硅(SiON )，优选为含碳的氮化硅(nitride doped carbon, NDC ),例 如氮碳氣化硅(SiOCN)，厚度为200A-1200A。上述刻蚀停止层150 —方面作 为铜导电连线140中铜的扩散保护层，另一方面在后续刻蚀连接孔的步骤中 被当作蚀刻停止层。
接下来如图8所示，采用常规CVD工艺在上述刻蚀停止层150淀积过渡 层160，所采用的工艺条件包括八曱基环四硅氧烷OMCTS的流量为 500 1500mgm; 氧气02的流量为500 1500sccm; 氦气He的流量为 0 2000sccm;射频功率为300 1000W;反应室压力为2 10Torr。在刻烛停止 层150表面淀积的过渡层160厚度100A-700A。
然后，在上述过渡层160表面原位沉积电介质层170，如图9所示。电介 质层170是由化学气相淀积法沉积的低介电常数的无机硅基质层(Inorganic-silicon based layer )，例如碳氧化硅(SiCO)或氟化硅玻璃(FSG)，优选为应用材 料(Applied Materials )公司商标为黑钻石(black diamond )的二氧化硅(Si()2 )。 在本发明的优选实施例中，形成金属前低k电介质层170的方法使用了包括 含碳有机金属或有机硅化合物、臭氧和掺杂剂源的加热准常压化学气相淀积 (SACVD)工艺。含碳的有机金属或有机硅化合物可以包括环硅氧烷例如四 曱基环四硅氧烷(TMCTS)或八曱基环四硅氧烷(OMCTS)或其它环状硅氧烷， 优选为OMCTS。在常规单晶片CVD反应室中，可以执行本发明的方法，将 晶片放在反应室内部的、其中包括有加热元件的平台上，由用于控制反应室 内温度的热感受器来控制平台。所有反应室部件都维持在预定温度。按照本 发明，在反应室中提供反应气体流，至少包括OMCTS、氧气和臭氧的混合物、 氦气，将反应气体引入到预混合室，且将气体混合物施加到晶片上。在本发 明的优选实施例中，通过在用作开始反应并获得所需膜性质的预混合室内预 混合气体，获得所需的介电常数。作为替换，可以将气体单独地释放到反应 室容积内而不预混合，但是要距离晶片表面预定距离，例如大约0.05-0.5英寸。 但是，这种后混合选择方式将导致膜的性质次于最佳性质。将反应室内的压 力控制在预定压力，气体混合物施加到晶片上持续预定时间，以形成如图9 所示的低介电常数电介质层170。上述形成低介电常数电介质层170反应条件 为八甲基环四硅氧烷OMCTS的流量为1500 3500mgm;氧气02的流量为
50 500sccm;氦气He为0 2000sccm;射频功率为300 1000W;反应室压力 为2 10Torr。形成的电介质层170的介电常数约小于3.0。
在接下来的工艺步骤中，如图10所示，在同一个反应室中，原位生长保 护层180。在淀积电介质层170之后，通过改变反应条件，也就是调整反应气 体流量、压力等参数，继续淀积保护层180。在本实施例中，淀积保护层180 的反应条件优选为与淀积过渡层160相同的反应条件，即所采用的工艺条件 为八甲基环四硅氧烷()MCTS的流量为500 1500mgm;氧气02的流量为 500 1500sccm;氦气He的流量为0 2000sccm;射频功率为300 1000W;反 应室压力为2 1 OTorr,保护层180的厚度200A-1OOOA。本领域4支术人员可以 通过控制反应时间得到所需的膜层厚度。
在图IO所示的互连层130上方形成的包括刻蚀停止层150、过渡层160、 电介质层170和保护层180组成的本发明的叠层结构200中，本发明的形成 方法在形成刻蚀停止层150和过渡层160之后，采用相同材料气体源，通过 改变气体源的流量，在所述过渡层160上原位形成电介质层170和保护层180。 由于采用了原位淀积的方法形成电介质层170和保护层180,不但简化了生产 工艺，降低了制造成本，而且大大减少了改变反应室的中间环节对晶片表面 的污染机会，使电介质层170与过渡层160之间、保护层180与低介电常数 电介质层170之间具有更加良好的过渡界面。在化学机械研磨(CMP)的过 程中，保护层180不但能够保护低介电常数电介质层170不受研磨浆料的损 伤，而且，由于原位淀积的保护层180与电介质层170层的制备材料相同， 对研磨浆料的反应特性基本相同，提高了 CMP的研磨一致性，能够精确控制 原位淀积保护层的研磨速率。
图11为包含本发明叠层结构的半导体器件剖面图，所述示意图只是实例， 其在此不应限制本发明保护的范围。如图11所示，包含本发明叠层结构200 的半导体器件包括在衬底100表面形成的器件层，在所述器件层上形成的金 属前介电层IIO，在所述金属前介电层IIO表面形成的互连层130,以及在所 述互连层130表面形成的叠层结构200;所述互连层130中具有金属互连线 140，通过接触孔120连接至器件层；所述金属互连线140通过所述叠层结构 200中的双镶嵌结构190与上层互连层(为简便起见图中未示出)相连；所述 叠层结构2()0自下至上包括在所述互连层130表面形成的刻蚀停止层150;在
所述刻蚀停止层150表面形成的过渡层160;在所述过渡层160表面原位形成
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上 的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。 任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利 用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修 饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的
及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1、一种半导体叠层结构的制造方法，包括提供一半导体衬底，所述衬底上具有至少一互连层，在所述互连层表面形成有刻蚀停止层；在所述刻蚀停止层表面形成过渡层；在所述过渡层表面原位形成电介质层；在所述电介质层表面原位形成保护层。
2、如权利要求1所述的方法，其特征在于，形成所述电介质层的工艺条 件为八甲基环四硅氧烷OMCTS的流量为1500 3500mgm; 氧气02的流量为50 500sccm;氦气为0 2000sccm; 射频功率为300 1000W; 反应室压力为2 10Torr。
3、 如权利要求l所述的方法，其特征在于，形成所述过渡层或保护层的 工艺条件为八甲基环四硅氧烷OMCTS的流量为500 1500mgm; 氧气()2的流量为500 1500sccm; 氦气为0 2000sccm; 射频功率为300 1000W; 反应室压力为2 10Torr。
4、 如权利要求1所述的方法，其特征在于所述保护层的厚度为 200 1000A。
5、 一种半导体叠层结构，位于半导体衬底上的至少一互连层表面，包括 在所述互连层表面形成的刻蚀停止层； 在所述刻蚀停止层表面形成的过渡层； 在所述过渡层表面原位形成的电介质层；以及在所述电介质层表面原位形成的保护层。
6、 如权利要求5所述的半导体叠层结构，其特征在于所述过渡层、电 介质层和保护层的制备材料相同。
7、 如权利要求6所述的半导体叠层结构，其特征在于所述过渡层、电 介质层和保护层的材料为含碳氧化硅。
8、 如权利要求7所述的半导体叠层结构，其特征在于所述电介质层的 材料为应用材料公司商标为黑钻石的二氧化硅。
9、 如权利要求7所述的半导体叠层结构，其特征在于所述保护层的厚 度为200 1000A，所述过渡层的厚度为100 700A。
10、 一种半导体器件，包括在衬底表面形成的器件层，在所述器件层上形成的金属前介电层，在所述金属前介电层表面形成的互连层，以及在所述互连层表面形成的叠层结构；所述互连层中具有金属互连线，所述金属互连 线通过所述叠层结构中的双镶嵌结构与上层互连层相连；所述叠层结构自下 至上包括在所述互连层表面形成的刻蚀停止层；在所述刻蚀停止层表面形成 的过渡层；在所述过渡层表面原位形成的电介质层；以及在所述电介质层表 面原位形成的保护层。
11、 如权利要求0所述的半导体叠层结构，其特征在于所述过渡层、 电介质层和保护层的制备材料相同。
12、 如权利要求11所述的半导体叠层结构，其特征在于所述过渡层、 电介质层和保护层的材料为含碳氧化硅。
13、 如权利要求12所述的半导体叠层结构，其特征在于所述电介质层 的材料为应用材料公司商标为黑钻石的二氧化硅。
14、 如权利要求12所述的半导体叠层结构，其特征在于所述保护层的 厚度为200 1000A，所述过渡层的厚度为100 700A。
全文摘要
本发明公开了一种半导体叠层结构的制造方法，包括在半导体衬底中的互连层表面形成刻蚀停止层；在所述刻蚀停止层表面形成过渡层；在所述过渡层表面原位形成电介质层；所述电介质层表面原位形成保护层。相应公开的一种半导体叠层结构包括在半导体衬底中的互连层表面形成的刻蚀停止层；在所述刻蚀停止层表面形成的过渡层；在所述过渡层表面原位形成的电介质层；以及所述电介质层表面原位形成的保护层，所述过渡层、电介质层和保护层的材料相同。本发明提供的半导体叠层结构及其制造方法，能够在保证器件性能的情况下优化制造工艺，降低制造成本。
文档编号H01L21/768GK101183660SQ200610118299
公开日2008年5月21日 申请日期2006年11月13日 优先权日2006年11月13日
发明者卑多慧 申请人:中芯国际集成电路制造(上海)有限公司