专利名称：包括金属绝缘体金属电容器的集成电路及其制造方法
技术领域：
本发明一般涉及集成电路器件，且更具体而言，涉及一种包括电容器的集成电路器件及其制造方法。
背景技术：
根据它们的结结构，电容器例如可以被分为金属氧化物硅(MOS)电容器、PN结电容器、多晶硅绝缘体多晶硅(PIP)电容器、金属绝缘体金属(MIM)电容器等。具体而言，除了MIM电容器以外的电容器使用单晶或多晶硅作为至少一种电极材料。使用单晶或多晶硅作为电极材料可以导致电容器电极的电阻减小。而且，当将偏压施加到单晶或多晶硅电极时，可以形成耗尽区且电压可能变得不稳定，这可能使得难于将电容保持在相同的水平。
因此，MIM电容器已经被应用于射频(RF)器件、各种模拟/混合信号器件等。例如，MIM电容器已经被用作高频电路的RF电容器、用于有线/无线通讯的模拟电容器或滤波器、用于图像传感器的电容器、LCD驱动器IC(LDI)的电容器等。
MIM电容器的电容相对电压关系一般由二次方程代表。因此，期望保持电容的电压系数(简称为“VCC”)小于阈值，该系数是二次方程中的二次系数，从而具有MIM电容器的集成电路器件可以在可预定的范围内以稳定的方式操作。另外，为了实现稳定的、无误差的集成电路器件，形成于给定的晶片上的多个MIM电容器的VCC值的分散通常应尽可能地小。
发明内容
本发明的某些实施例提供了包括金属绝缘体金属(MIM)电容器的集成电路器件。该MIM电容器可以包括具有第一和第二层的上电极、介质膜、下电极。上电极的第一层包括物理气相沉积(PVD)上电极且上电极的第二层包括在PVD上电极上的离子化的PVD(IPVD)上电极。
在本发明的另一实施例中，IPVD上电极至多具有上电极的总厚度的50％的厚度。
在本发明的另一实施例中，下电极可以包括PVD阻挡膜和在PVD阻挡膜上的IPVD阻挡膜。在本发明的特定实施例中，下电极的表面可以被氮化。
本发明的某些实施例提供了包括金属绝缘体金属(MIM)电容器的集成电路器件。MIM电容器包括第一和第二层。上电极的第一层包括第一IPVD上电极且上电极的第二层包括第二IPVD上电极。
在本发明的另一实施例中，第二IPVD上电极可以具有不大于上电极的总厚度的50％的厚度。
虽然在以上主要相对于集成电路器件讨论了本发明的实施例，但是还在这里提供了集成电路器件的制造方法。
图1A到1C是示出根据本发明的某些实施例的包括在集成电路器件中的金属绝缘体金属(MIM)电容器的剖面。
图2是示出根据本发明的某些实施例的集成电路器件中MIM电容器的制造中处理步骤的流程图。
图3是示出根据本发明的某些实施例的集成电路器件中MIM电容器的制造方法所使用的物理气相沉积(PVD)系统的示意图。
图4是示出根据本发明的某些实施例的集成电路器件中MIM电容器的制造方法所使用的离子化PVD(IPVD)系统的示意图。
图5是示出根据本发明的某些实施例的具有被用作上电极的IPVD TiN膜的MIM电容器的电容-电压(C-V)的曲线图。
图6A是示出根据本发明的某些实施例的具有被用作上电极的PVD TiN膜的MIM电容器的C-V的曲线图。
图6B是根据本发明的某些实施例的在晶片上测量的图6A中示出的MIM电容器的电容图。
图7示出了根据本发明的某些实施例的具有PVD TiN阻挡膜的MIM电容器和包括PVD TiN阻挡膜和IPVD TiN阻挡膜的堆叠的结构的MIM电容器的漏电流特性的曲线图。
图8示出了根据本发明的某些实施例的具有用作上电极的IPVD TiN膜的MIM电容器的C-V曲线的曲线图，MIM电容器在形成下电极之后由NH3等离子体处理来制造。
图9A示出了根据本发明的某些实施例的具有用作上电极的IPVD TiN膜的MIM电容器的C-V曲线的曲线图，MIM电容器在形成下电极之后由NH3等离子体处理来制造。
图9B是根据本发明的某些实施例的在晶片上测量的图9A中的MIM电容器的电容图。
图10A是示出了根据本发明的某些实施例的集成电路器件的MIM电容器的C-V曲线的曲线图。
图10B是根据本发明的某些实施例的在晶片上测量的图10A中的MIM电容器的电容图。
图11A到11C是示出根据本发明的某些实施例的集成电路器件中MIM电容器的剖面。
图12是示出根据本发明的某些实施例的集成电路器件中MIM电容器的制造中处理步骤的流程图。
具体实施例方式
参考其中显示本发明的实施例的附图在其后更加全面地描述本发明。然而，本发明可以以许多不同的形式实现且不应解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明的范围。在附图中，为了清晰夸大了层和区域的尺寸和相对尺寸。可以理解当元件或层被称为在另一元件或层“上”、“连接到”和/或“耦合到”另一元件或层时，它可以直接在其他元件或层上或连接到、耦合到另一元件或层，或者可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件“上”、“直接连接到”和/或“直接耦合到”另一元件或层时，则没有中间元件或层存在。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。通篇相似的标号指示相似的元件。
应该理解，虽然术语第一、第二和第三可以用于此来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
另外，诸如“下”或“底”和“上”或“顶”的相对术语可以被用来描述一个元件和其他元件如图中所示的关系。可以理解相对术语旨在包含除了在图中所绘的方向以外的装置的不同方向。例如，如果在图中的装置被翻转，则被描述为在其他元件的“下”侧的元件则应取向在所述其他元件“上”。因此，示范性术语“下”可以包含“下”和“上”两个方向，取决于图的特定方向。相似地，如果在图之一的装置被翻转，被描述为在其他元件的“下”或“下面”的元件则应取向在所述其他元件“上”。因此，示范性术语“下”或“下面”可以包含下和上两个方向。
参考横截面图示在这里描述了本发明的实施例，该图示是本发明的理想实施例的示意图。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出区域的精确的形状且不旨在限制本发明的范围。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本发明。如这里所用，“一”、“该”等单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、区域、整体、步骤、操作、元件和/或组分的存在，但是不排出存在或添加一个或更多其他特征、区域、整体、步骤、操作、元件、组分和/或其组。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本公开的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
首先参考图1A到1C，将讨论根据本发明的某些实施例的MIM电容器的剖面。如图1A到1C所示，根据本发明的某些实施例的集成电路器件中MIM电容器包括下电极100、介质膜200和上电极300。
为了展现正常的电容-电压(C-V)曲线和好的VCC分散特性，在每个MIM电容器中，MIM电容器的上电极300包括物理气相沉积(PVD)上电极310和离子化PVD(IPVD)上电极320。虽然图1A到1C中所示的上电极300包括TiN，但是本发明的实施例不限于此配置。例如，上电极300还可以包括例如Ti、TaN、Ta、W、WN、HfN和/或ZrN，而不背离本发明的范围。
存在PVD上电极310可允许MIM电容器呈现正常的C-V曲线和好的VCC分散特性，且IPVD上电极320可以减小上电极在随后的通孔蚀刻工艺过程中被蚀刻的可能性。
图2是示出根据本发明的某些实施例的集成电路器件中MIM电容器的制造中处理步骤的流程图。将参考各个图在这里讨论图2，且图2的方框将不按顺序讨论。然而，一般而言，根据本发明的各个实施例，图2示出阻挡膜的形成(方框S1)、由虚线所示的可选的氮化步骤(S4)、介质膜的形成(方框S2)和上电极的形成(方框S3)。
现参考图1A到1C和图2，在这里示出了上电极300的形成(方框S3)，其可以包括依次形成PVD上电极310(方框S31)和形成IPVD上电极320(方框S32)。
在本发明的某些实施例中，可以利用图3所示的PVD系统形成PVD上电极310(方框S32)。现参考图3，在PVD系统的室10的下部中设置用于装载半导体衬底(未显示)的基座12，且在室10的上部中设置由沉积材料组成的靶14。磁场通过设置于靶14后的磁体16被施加到室10中，且提供到室10中的反应气体在磁场下被加速，由此产生高密度等离子体11。等离子体11中的阴离子与施加了负DC电压18的靶14碰撞，由此产生溅射的靶颗粒。溅射的靶颗粒沉积在设置于基座12上的衬底(未显示)上。
在本发明的某些实施例中，可以利用IPVD系统形成IPVD上电极320(方框S31)。IPVD系统是一种设备，其离子化溅射的靶颗粒且通过对衬底施加RF(射频)偏压而提高离子化的颗粒的方向性，由此改善了台阶覆盖率，其与上述图3的PVD系统不同。IPVD系统例如可以为离子金属等离子体(IMP)溅射(AMAT)、自离子化等离子体(SIP)溅射(AMAT)、或中空阴极磁控管(HCM)溅射(NOVELLUS)。
如上所述，在本发明的某些实施例中，IPVD系统可以为SIP溅射。虽然这里讨论了使用SIP溅射作为IPVD系统的本发明的实施例，但是本发明的实施例不限于该配置。例如，IPVD系统还可以为IMP溅射或HCM溅射，而不是SIP溅射。SIP溅射的细节例如在美国专利No.6183614、6306265和6790323以及美国专利申请公开No.20050051424中讨论，其公开的全部内容引入于此作为参考。
现参考图4，将讨论示出依据根据本发明的某些实施例的集成电路器件的MIM电容器的制造方法而使用的离子化IPVD系统的示意方框图。如图4所示，在室20的下部中设置用于装载半导体衬底(未显示)的基座22，且在室20的上部中设置由沉积材料组成的靶24。磁场通过设置于靶24后的磁体216被施加到室20中，且提供到室20中的反应气体在磁场下被加速，由此产生高密度等离子体21。等离子体21中的阴离子与施加了负DC电压28的靶24碰撞，由此产生溅射的靶颗粒。另外，磁体26离子化溅射的靶颗粒，由此产生离子化的靶颗粒。通过从RF电源29施加到基座22的RF射频偏压，离子化的靶颗粒可以展现改善的方向性。在该状态，离子化的靶颗粒沉积在衬底上。
如上所述，根据本发明的某些实施例，上电极300形成为PVD上电极310和IPVD上电极320的叠层结构。通常，PVD上电极或者IPVD上电极被用作MIM电容器的上电极。然而，常规的上电极结构通常不满足MIM电容器的期望的特性，如图5到6B所示。
具体而言，首先参考图5，将讨论其中IPVD TiN膜(1000的厚度)被用作上电极的MIM电容器的C-V曲线。在正常的C-V曲线中，MIM电容器的电容对于电压关系通常由二次方程代表，如以下等式1给出C＝C0(αV2+βV+1) 等式(1)其中C0是当V为零(0)的电容。
如等式1所示，当α(ppm/V2)尽可能小且β(ppm/V)尽可能接近零(0)时，所获得的C-V曲线成为相对于C轴对称且成为近似线性。结果，可以实现显示可预期操作特性的MIM电容器。目前可获得的模拟/混合信号器件具有1200(ppm/V2)以下的α值和约10.0％以下的α值的分散度，其后被称为“VCC分散度”。
然而，图5中示出的C-V曲线示出了从以上要求不正常的偏移。另外，相对于晶片的中心部分的MIM电容器的C-V曲线(1)和晶片的右边缘的MIM电容器的C-V曲线(2)，晶片的左边缘的MIM电容器的C-V曲线(3)显示了10.0％以上较大的VCC分散度。
现参考图6A和6B，将讨论MIM电容器的C-V曲线和在晶片上测量的图6A的MIM电容器的电容图，MIM电容器具有用作上电极的厚度为1000的PVD膜。首先参考图6A，当PVD膜被用作上电极时，获得了正常的C-V曲线。晶片的左边缘的MIM电容器的C-V曲线(2)和晶片的右边缘的MIM电容器的C-V曲线(3)相对于晶片的中心部分的MIM电容器的C-V曲线(1)显示了约7.5％的小的VCC分散度。然而，如图6B所示，当PVD膜被用作上电极时，在晶片的边缘可以观察到其中MIM电容器具有负电容的多个失效点。图6B中的数字值代表了电容(fF/μm2)因此，当仅IPVD膜被用作上电极时，可以在介质膜上沉积由RF衬底偏压引起的具有更好的方向性的离子化靶颗粒。于是，介质膜的表面可能被不利地影响，导致介质膜和上电极之间的界面特性变得不稳定，由此可能造成不正常的C-V曲线和非常大的VCC分散度。当仅PVD膜被用作上电极时，可以在随后的通孔蚀刻工艺过程中由于不良的膜致密度从而暴露了下面的介质膜，导致上电极的低抗蚀刻性，由此可能引起MIM电容器的不正常的操作和失效。
于是，根据本发明的某些实施例，因为靶颗粒没有被离子化且RF衬底偏压没被施加到介质膜上，所以PVD上电极不会不利影响介质膜的表面，且IPVD上电极显示了对抗通孔蚀刻的具有良好膜致密度，则利用PVD上电极和在PVD上电极上的IPVD上电极，可以提供上电极。使用上述上电极可以允许MIM电容器显示正常的C-V曲线和良好的VCC分散特性，且同时在随后的通孔蚀刻工艺过程中，上电极不会被容易地蚀刻，由此可以提供没有误差的MIM电容器。
在本发明的某些实施例中，IPVD上电极的厚度可以为上电极的总厚度的约50％以下。例如，IPVD上电极对于PVD上电极的厚度比例可以为从约2∶8到约4∶6。当形成IPVD上电极时，DC功率可以从约10.0到约30.0kW，RF功率的频率可以为约13.56MHz，且RF功率可以为从约100到约1000W。在本发明的特定实施例中，可以施加从约400到约500W的RF功率。
再次参考图1A到1C，下电极100与上述的上电极300一起构成了MIM电容器，该下电极100包括主下电极110和覆盖下电极120。主下电极110可以例如包括具有良好电导率的铝或铜。覆盖下电极120可以包括接触膜120a和阻挡膜120b、120c或120b/120c的叠层结构，接触膜120a用于促进与主下电极110的接触，而阻挡膜则能够减小构成主下电极110的材料扩散的可能性。
虽然图1A到1C示出了TiN/Ti的叠层结构被用作阻挡膜120b、120c或120b/120c和接触膜120a的叠层结构，但是本发明的实施例不限于该配置。例如，还可以使用TaN/Ta、WN/W等的叠层结构，而不背离本发明的范围。
再次参考图1A到1C和2，在形成阻挡膜(方框S1)中，经由路线a，如图1A所示的PVD阻挡膜可以形成于衬底上，衬底具有主下电极和在其上形成的接触膜。经由路线b，如图1B所示的IPVD阻挡膜可以形成于衬底上，衬底具有主下电极和在其上形成的接触膜。经由路线c，如图1C所示的PVD阻挡膜和IPVD阻挡膜的叠层结构可以形成于衬底上，衬底具有主下电极和接触膜。
当根据本发明的某些实施例，阻挡膜形成为IPVD阻挡膜120c或PVD阻挡膜和IPVD阻挡膜120b/120c的叠层结构时，可以改善漏电流特性。
现参考图7，将讨论示出漏电流特性的曲线图。如图7所示，包括IPVDTiN阻挡膜(400)和PVD TiN阻挡膜(400)的MIM电容器的漏电流特性(2)比包括PVD TiN阻挡膜的MIM电容器的漏电流特性(1)更好。
在本发明的某些实施例中，IPVD阻挡膜的厚度可以为叠层的阻挡膜的总厚度的50.0％以下，可以改善漏电流特性和VCC的分散度。例如，IPVD阻挡膜和PVD阻挡膜的厚度比可以为从约1∶1到约1∶10。
再次参考图2，在介质膜的形成(方框S2)中，介质膜例如可以包括由Al、Hf、Zr、La、Si、Ta、Ti、Sr、Ba、Pb、Cr、Mo、W、Y、Mn或其组合的氧化物或氮化物制成的单层或多层膜。由此，利用对于本领域的技术人员公知的各种方法之一，可以进行介质膜的形成，因此，为了简洁的原因将省略其细节描述。
在阻挡膜的形成(方框S1)之后，在形成介质膜(方框S2)之前，可以可选地进行下电极的表面的氮化，其细节已在以上讨论。氮化可以例如为使用例如NH3或N2的氮基气体的等离子体处理。氮化可以在从约100到约500℃的温度下进行持续从约10.0秒到约10.0分钟。氮化也可以基于以下的事实，即MIM电容器的C-V曲线和VCC的分散度可以受到上述的氮化的影响。
图8示出了包括具有1000的厚度的IPVD TiN膜的MIM电容器的C-V曲线，其与图5中使用的MIM电容器基本相同，除了它们在形成下电极之后由NH3等离子体处理来制造以外。NH3等离子体处理在约300℃下进行约一分钟。
现参考图5和8，与图5的MIM电容器相比，图8的MIM电容器示出了由NH3等离子体处理引起的相对正常的C-V曲线。然而，NH3等离子体处理单独就可以减小VCC的分散度。
图9A示出了包括具有1000的厚度的PVD TiN上电极的MIM电容器的C-V曲线，其与图6A和6B中使用的MIM电容器基本相同，除了它们在形成下电极之后由NH3等离子体在约300℃下处理一分钟来制造以外。图9B示出了在晶片上测量的图9A的MIM电容器的电容图。
现参考图9A和6A，与图6的MIM电容器相比，图9A的MIM电容器示出了更好的C-V曲线分布和良好的VCC分散特性。然而，图9B的电容图示出了NH3等离子体处理单独通常不能防止在晶片的边缘出现失效。
氮化工艺去除了形成于下电极的表面上的天然氧化物膜，且导致下电极的表面的氮化，由此可以改善下电极和介质膜之间的界面特性，可以引起VCC的分散度的显著减小。就此而言，本发明的某些实施例提供了一种具有改善的VCC分散度的MIM电容器。具体而言，根据本发明的某些实施例的MIM电容器包括氮化的下电极和包括PVD上电极和IPVD上电极的叠层结构的上电极的组合。
现参考图10A和10B，将讨论根据本发明的某些实施例的集成电路器件的MIM电容器的C-V曲线和在晶片上测量的图10A的MIM电容器的电容图。利用MIM电容器，获得了图10A和10B的结果，该MIM电容器包括下电极、HfO2+O2-HfNO介质膜和上电极，该下电极包括Al制成的主下电极、具有约50厚度的Ti接触膜、具有约400厚度的PVD TiN阻挡膜、和具有约400厚度的IPVD TiN阻挡膜，该上电极包括具有约600厚度的PVD TiN上电极和具有约600厚度的IPVD TiN上电极。
现参考图10A，根据本发明的某些实施例的集成电路器件的MIM电容器显示了正常的C-V曲线。另外，α值是769到829(ppm/V2)，其远小于1200(ppm/V2)，且晶片的左边缘的MIM电容器的C-V曲线(2)和晶片的右边缘的MIM电容器的C-V曲线(3)相对于晶片的中心部分的MIM电容器的C-V曲线(1)显示了约7.5％的小的VCC分散度。如图10B所示，没有观察到在形成于晶片上的MIM电容器中的电容器失效，这表示根据本发明的某些实施例可以减小电容失效的可能性。
图11A到11C是示出根据本发明的某些实施例的集成电路器件中MIM电容器的剖面。图12是示出根据本发明的某些实施例的集成电路器件中MIM电容器的制造中处理步骤的流程图。图11A到12中示出的本发明的实施例与图1到10B中所示的本发明的实施例基本相同，除了上电极的结构和制造工艺以外。因此，为了简洁的原因这里将仅讨论不同，因为参考图1到10B已经在以上讨论了其他的元件和制造工艺。
现参考图11A到11C，根据本发明的某些实施例的集成电路器件的MIM电容器包括上电极，该上电极包括第一IPVD上电极410和第二IPVD上电极420。
如图12所示，结合图11A到11C，上电极400的形成(方框S3’)包括通过对衬底施加第一RF偏压(方框S31’)来形成第一IPVD上电极410，且通过对衬底施加大于第一RF偏压的第二RF偏压(方框S32’)来形成第二IPVD上电极420。
通过施加尽可能小的第一RF衬底偏压，第一IPVD上电极410可以具有与图1A到1C所示的PVD上电极310基本相同的特性，由此提供了具有正常C-V曲线和良好的VCC分散特性的MIM电容器。另外，通过施加大于第一RF衬底偏压的第二RF衬底偏压，在随后的通孔蚀刻工艺过程中第二IPVD上电极420不易被蚀刻，由此可以提供没有失效的MIM电容器。图11A到11C示出上电极400由TiN制成，但是Ti、TiN、Ta等也可以被用作上电极材料，而不背离本发明的范围。第一RF衬底偏压可以从约100到约400W，且第二RF衬底偏压可以从约400到约1000W。
参考图1A到12如上所述，根据本发明的某些实施例的集成电路器件的MIM电容器显示了正常的C-V曲线和良好的VCC分散特性。因此，集成电路器件可以以稳定且没有误差的方式操作。根据本发明的某些实施例的集成电路器件的MIM电容器的制造中的工艺步骤，可以在晶片的整个表面上制造具有期望的电容的MIM电容器，而与晶片的位置无关。
在附图和说明书中，已经公开了本发明的典型实施例，尽管使用了特定的术语，它们仅在一般和描述性的意思上使用且不用于限制的目的，本发明的范围由权利要求阐述。
本申请涉及并要求在2005年11月12日在韩国知识产权局提交的韩国专利申请No.10-2005-0108305的优先权，其全部内容引入于此作为参考。
权利要求
1.一种包括金属绝缘体金属电容器的集成电路器件，所述金属绝缘体金属电容器包括下电极；所述下电极上的介质膜；和所述介质膜上的上电极，所述上电极具有第一和第二层，所述第一层包括物理气相沉积上电极，所述第二层包括在所述物理气相沉积上电极上的离子化物理气相沉积上电极。
2.根据权利要求1所述的器件，其中离子化物理气相沉积上电极至多具有所述上电极的总厚度的50％的厚度。
3.根据权利要求1所述的器件，其中所述下电极包括物理气相沉积阻挡膜和在所述物理气相沉积阻挡膜上的离子化物理气相沉积阻挡膜。
4.根据权利要求3所述的器件，其中所述下电极的表面被氮化。
5.一种包括金属绝缘体金属电容器的集成电路器件，所述金属绝缘体金属电容器包括下电极；所述下电极上的介质膜；和所述介质膜上的上电极，所述上电极具有第一和第二层，所述第一层包括其中使用了第一射频偏压的第一离子化物理气相沉积上电极，所述第二层包括其中使用了第二射频偏压的第二离子化物理气相沉积上电极，所述第二射频偏压大于所述第一射频偏压。
6.根据权利要求5所述的器件，其中所述第二离子化物理气相沉积上电极具有不大于所述上电极的总厚度的50％的厚度。
7.根据权利要求5所述的器件，其中所述下电极包括物理气相沉积阻挡膜和在所述物理气相沉积阻挡膜上的离子化物理气相沉积阻挡膜。
8.根据权利要求7所述的器件，其中所述下电极的表面被氮化。
9.一种包括金属绝缘体金属电容器的集成电路器件，所述金属绝缘体金属电容器包括下电极，所述下电极的表面被氮化，且所述下电极包括物理气相沉积阻挡膜和在所述物理气相沉积阻挡膜上的离子化物理气相沉积阻挡膜；所述下电极上的介质膜；和所述介质膜上的上电极，所述上电极具有第一和第二层，所述第一层包括物理气相沉积上电极，所述第二层包括离子化物理气相沉积上电极。
10.根据权利要求9所述的器件，其中所述离子化物理气相沉积上电极具有不大于所述上电极的总厚度的50％的厚度。
11.一种制造包括金属绝缘体金属电容器的集成电路器件的方法，所述方法包括形成下电极；在所述下电极上形成介质膜；和在所述介质膜上形成具有第一和第二层的上电极，通过依次进行物理气相沉积和其中使用了射频偏压的离子化物理气相沉积，形成包括物理气相沉积上电极的第一层和包括离子化物理气相沉积上电极的第二层。
12.根据权利要求11所述的方法，其中形成所述离子化物理气相沉积上电极包括形成具有不大于所述上电极的总厚度的50％的厚度的离子化物理气相沉积上电极。
13.根据权利要求11所述的方法，其中形成所述下电极包括依次形成物理气相沉积阻挡膜和离子化物理气相沉积阻挡膜。
14.根据权利要求13所述的方法，还包括氮化所述下电极的表面。
15.根据权利要求14所述的方法，其中所述氮化包括氮基等离子体处理。
16.一种制造包括金属绝缘体金属电容器的集成电路器件的方法，所述方法包括形成下电极；在所述下电极上形成介质膜；和在所述介质膜上形成具有第一和第二层的上电极，通过依次进行其中使用了第一射频偏压的物理气相沉积和其中使用了第二射频偏压的离子化物理气相沉积，形成包括第一离子化物理气相沉积上电极的第一层和包括第二离子化物理气相沉积上电极的第二层，所述第二射频偏压大于所述第一射频偏压。
17.根据权利要求16所述的方法，其中形成所述第二离子化物理气相沉积上电极包括形成具有不大于所述上电极的总厚度的50％的厚度的第二离子化物理气相沉积上电极。
18.根据权利要求16所述的方法，其中形成所述下电极包括依次形成物理气相沉积阻挡膜和离子化物理气相沉积阻挡膜。
19.根据权利要求18所述的方法，还包括氮化所述下电极的表面。
20.根据权利要求19所述的方法，其中所述氮化包括氮基等离子体处理。
21.一种制造包括金属绝缘体金属电容器的集成电路器件的方法，所述方法包括通过依次进行物理气相沉积和其中使用了射频偏压的离子化物理气相沉积，形成下电极，所述下电极具有物理气相沉积阻挡膜和离子化物理气相沉积阻挡膜；氮化所述下电极的表面，在所述氮化的下电极上形成介质膜；和在所述介质膜上形成具有第一和第二层的上电极，通过依次进行物理气相沉积和其中将射频偏压施加到衬底的离子化物理气相沉积，形成包括物理气相沉积上电极的第一层和包括离子化物理气相沉积上电极的第二层。
22.根据权利要求21所述的方法，其中形成所述离子化物理气相沉积上电极包括形成具有不大于所述上电极的总厚度的50％的厚度的离子化物理气相沉积上电极。
23.根据权利要求21所述的方法，其中所述氮化包括氮基等离子体处理。
全文摘要
本发明提供了包括金属绝缘体金属(MIM)电容器的集成电路器件及其制造方法。MIM电容器可以包括具有第一和第二层的上电极。上电极的第一层包括物理气相沉积(PVD)上电极且上电极的第二层包括在PVD上电极上的离子化的PVD(IPVD)上电极。
文档编号H01L21/82GK1992261SQ20061014356
公开日2007年7月4日 申请日期2006年11月13日 优先权日2005年11月12日
发明者权大振, 朴廷珉, 元皙俊, 宋珉宇, 金元洪, 金柱然 申请人:三星电子株式会社