专利名称：制作金属氧化物半导体晶体管的方法
技术领域：
本发明涉及一种制作金属氧化物半导体(metal-oxide semiconductor,以 下简称为MOS)晶体管的方法，尤其涉及一种可有效改善瞬间增益扩散 (transient enhanced diffiision, 以下简称为TED)效应及短沟道效应(short channel effect)的制作MOS晶体管的方法。
背景技术：
随着工艺技术的进步以及对逻辑元件高速度与低耗电的要求，MOS晶 体管的尺寸也随之微缩至微米或纳米等级以下的微细化尺寸，而伴随着 MOS晶体管微缩所产生短沟道效应，及其所造成的晶体管启始电压下降的 问题，业界 一 般以制作具有超浅结(ultra shallow junction)的轻掺杂漏极 (lightly doped drain, LDD)来克服。
现有超浅结形成技术是在完成MOS晶体管栅极制作后，于栅极两侧硅 基底的浅表面注入4氐能量离子，再施以快速退火(rapid thermal annealing,以 下简称为RTA)以产生最后的结区轮廓(junction profile)。然而在缩小元件尺 寸的同时，源极、漏极与沟道的掺杂原子浓度必须提高，结深度减小及掺 杂原子浓度分布形状会有较显著的变化，因此现有超浅结形成技术在90纳 米技术已几乎到达了极限。当来到65与45纳米技术时代时，共注入 (co-implantation)搭配预非晶化离子注入(pre-amorphization ，以下简称为PAI) 工艺、激光退火(Laser annealing)等则被视为最有机会达到新时代超浅结形 成技术需求的方法。其中共注入的概念为离子注入工艺中因掺杂质撞击硅 晶格而产生可观的空隙缺陷(interstitial defects),这些空隙缺陷在快速退火时 将成为硼瞬间扩散的路径，增加扩散的速度，即产生瞬间增益扩散(TED)效 应。TED效应除加深结外，也会使得侧向掺杂质分布不陡峭，使得MOS晶 体管反而遭遇严重的短沟道效应。共注入4支术则#:认为可改善此一现象， 例如施以碳离子共注入时，由于碳会与空隙缺陷形成键结，因此可降低因 空隙缺陷所造成的硼TED效应与硼簇(boron cluster)的形成。
请参阅图1至图3，图1至图3为一现有采用共注入的方法形成超浅结 的轻掺杂漏极(LDD)的P型MOS晶体管。如图l所示，该方法提供一基底 100，基底100上则设置有一栅极介电层(gate dielectric layer)102与一栅极 104。随后对基底100进行一 PAI工艺110,以锑(Sb)或锗(Ge)作为主要选择， 施以适当的能量与剂量使基底100的硅晶格结构产生破坏，以形成一非晶 化区域112。此非晶化的结构用以降低硼的穿隧效应(channeling)与TED效 应。
请参阅图2。接下来对基底IOO施行一共注入工艺120，将碳或氟以垂 直基底IOO的角度注入基底100，随后再施以P型掺杂质注入工艺130,最 后再进行一第一快速退火(RTA)工艺140,完成P型晶体管的超浅结的轻掺 杂漏极(LDD) 150的制作。请参阅图3,随后于栅极104侧边形成偏位间隙 壁(offset spacer)160,并对基底100再施以一 P型掺杂离子注入工艺170以 及一第二RTA工艺180,以于偏位间隙壁160两侧的基底100内形成源极/ 漏极190。
然而，由于共注入工艺120以垂直基底100的角度注入基底100,其在 后续第一与第二 RTA工艺140、 180中对于P型掺杂质橫向扩散(lateral diffusion)的控制仍未臻理想。因此，目前该技术领域仍需要一种可有效抑制 前述TED效应以及横向扩散的方法，以避免超浅结轻掺杂漏极的掺杂轮廓 因扩散而产生改变。
发明内容
因此，本发明于此提供一种制作MOS晶体管的方法，尤指一种可有效 改善TED效应及短沟道效应的制作MOS晶体管的方法。
根据本发明，提供一种制作MOS晶体管的方法，该方法首先提供一基 底，且该基底上包括有一栅极结构。随后进行一预非晶化(PAI)工艺，以于 该栅极结构两侧的该基底内形成一非晶化区域；并进行一共注入 (co-implantation)工艺，以于该非晶化区域内注入一共注入掺杂质。接下来 进行一第 一 离子注入工艺与 一第 一快速退火(RTA)工艺，以于该非晶化区域 内注入一第一掺杂质并活化该共注入掺杂质与该第一掺杂质，使该非晶化 区域再结晶，而于该栅极结构两侧的该基底内分别形成一轻掺杂漏极 (LDD)。之后于该栅极结构的侧壁形成一间隙壁，以及于该间隙壁两侧的该
基底内形成 一 源才及/漏才及。
根据本发明，另提供一种制作MOS晶体管的方法，该方法首先提供一 基底，该基底包括有一栅极结构。之后进行一共注入工艺，以于该栅极结 构两側的该基底内注入一共注入掺杂质，并形成一共注入掺杂区。接下来 进行一预非晶化工艺，以于该栅极结构两侧的该基底内形成一非晶化区域， 以及进行一第 一 离子注入工艺，以于该非晶化区域内注入一第 一掺杂质。 随后进行一第一快速退火工艺，以活化该共注入掺杂质与该第一掺杂质， 并使该非晶化区域再结晶，而形成一轻掺杂漏极，以及于该基底内形成一 源极/漏极。
根据本发明，更提供一种制作MOS晶体管的方法，该方法首先提供一 基底，该基底包括有一栅极结构。随后进行一预非晶化工艺，以于该栅极 结构两侧的该基底内形成一非晶化区域；以及进行一第 一 离子注入工艺， 以于该非晶化区域内注入一第一掺杂质。接下来进行一共注入工艺，以于 该非晶化区域内再注入一共注入掺杂质。随即进行一第一快速退火工艺， 以活化该共注入掺杂质与该第一掺杂质，并使该非晶化区域再结晶，而于 该栅极结构两侧的该基底内分别形成一轻掺杂漏极，最后于该基底内形成 一源纟及/漏才及。
由于本发明所提供的制作MOS晶体管的方法分别于进行预非晶化工 艺之前、进行第一离子注入工艺之前以及进行第一离子注入工艺之后进行 一共注入工艺，因此于第一快速退火工艺之后，即可减少第一掺杂质横向 扩散与TED效应。换句话说，本发明所提供的方法藉由共注入工艺有效控 制第一掺杂质的扩散，以获得良好的结轮廓，改善短沟道效应。
图1至图3为现有采用离子共注入的方法形成超浅结的源极/漏极延伸 区域的P型MOS晶体管的示意图4至图8为本发明所提供的制作MOS晶体管的方法的第 一优选实施 例示意图9是栅极长度与启始电压下降(roll-off)图10至图12为本发明所提供的制作M0S晶体管的方法的第二优选实
施例示意图13至图16为本发明所提供的制作MOS晶体管的方法的第三优选实 施例示意图。
主要元件符号说明
100基底102栅极介电层
104栅极110预非晶化工艺
112非晶化区域120共注入工艺
130P型掺杂质注入工艺140第一快速退火工艺
150轻掺杂漏极(LDD)160偏位间隙壁
170离子注入工艺180第二退火工艺
190源极/漏极
200基底210栅极结构
212栅极介电层214栅极
220预非晶化工艺222非晶化区域
230共注入工艺232共注入掺杂质
240第一离子注入工艺242第一掺杂质
250第一快速退火工艺260轻掺杂漏极(LDD)
270间隙壁280源极/漏极
300基底310栅极结构
312栅极介电层314栅极
320共注入工艺322共注入掺杂质
330预非晶化工艺332非晶化区域
340第一离子注入工艺342第一掺杂质
400基底410栅极结构
412栅极介电层414栅极
420预非晶化工艺422非晶化区域
430第一离子注入工艺432第一掺杂质
440共注入工艺442共注入掺杂质
450第一快速退火工艺460轻掺杂漏极(LDD)
具体实施例方式
请参阅图4至图8，图4至图8为本发明所提供的制作MOS晶体管的
方法的第一优选实施例示意图。如图4所示，首先提供一基底200，基底 200可为半导体晶片、硅覆绝缘晶片(silicon-on-insulator, SOI wafer)等，基 底200已完成浅沟隔离(STI)工艺以及阱(well)的掺杂工艺，而且基底200上 已形成有至少由一棚4及介电层212与一4册冲及214构成的4册才及结构210。随后 进行一预非晶化(PAI)工艺220, PAI工艺220可为一直角或斜角(angled)的 PAI工艺，以于该栅极结构210两侧的基底200内形成一非晶化区域222。
请参阅图5。接下来进行一共注入(co-implantation)工艺230，以于该非 晶化区域222内注入一共注入掺杂质232。值得注意的是，该共注入掺杂质 232是以一斜角离子注入工艺注入基底200，亦即此共注入工艺230为一斜 角离子注入工艺，且该斜角6的范围为0~45度；而该共注入掺杂质232 包括有碳、氟、或氮。而注入能量可依注入位置而定，如3KeV至20KeV; 剂量则可为1 x 1015至5 x 10"个原子/cm3。
请参阅图6。随后进行一第一离子注入工艺240，以于非晶化区域222 内注入一第一掺杂质242，且第一掺杂质242与共注入〗参杂质232注入于基 底200的位置大致相同。且当欲制作的MOS晶体管为P型晶体管时，第一 掺杂质242包括有可以提供额外空穴的受主(acceptor),例如硼(B)、镓(Ga) 等三价元素；当欲制作的MOS晶体管为N型晶体管时，第一掺杂质242 则包括有可以提供额外电子的施主(donor)，例如磷和砷等五价元素。随后 如图7所示，进行一第一快速退火(RTA)工艺250,利用炉管(flimace)或快速 升温处理(rapid thermal process,以下简称RTP ),于1000 ~ 1100°C的温度 下活化共注入掺杂质232与第一掺杂质242，并使该非晶化区域222再结晶， 而于非晶化区域222内分别形成一轻掺杂漏极(LDD)260。
请参阅图8，接下来于栅极结构210的側壁形成一间隙壁270，间隙壁 270可为一氧化物-氮化物-氧化物偏位间隙壁(ONO offset spacer)等。在完成 间隙壁270的制作后，再于间隙壁270两側的基底200中进行一 第二离子 注入工艺，以于间隙壁270两侧的基底200内形成一源极/漏极预定区域。 随后进行一第三RTA工艺，以于源4及/漏极预定区域内形成一源极/漏极280, 该些步骤为本领域技术人员所熟知，故于此不再赘述。此外，亦可依工艺 或产品需求，于完成源极/漏极280的制作后，移除间隙壁270。至此完成 本发明所提供的可有效改善TED效应及横向扩散的MOS晶体管制作方法。
请再参阅图5，值得注意的是，于本第一优选实施例中，还可于进行共注入工艺230之后即进行一第二 RTA工艺，利用炉管RTP提供一 1000 ~ 110(TC的高温先行活化该共注入掺杂质232，使得共注入掺杂质232先与空 隙缺陷形成键结。因此于后续工艺中，更可降低因空隙缺陷造成的TED效应。
另外，于本第一优选实施例中，还可于进行共注入工艺230之前，增 加一 口袋型离子注入(pocket implantation)工艺，以于非晶化区域222与基底 200交界附近形成一口袋型掺杂区。当然，此口袋型离子注入工艺亦可于共 注入工艺230之后始进行，以抑制不正常的穿通(punch through )现象的发生。
请参阅图9。图9是栅极长度与启始电压下降(roll-off)关系图，其横轴 表示多晶硅擁极蚀刻后(after-etch-inspect, AEI)临界尺寸(critical dimension, CD)，以微米(jLim)为单位，而纵轴表示启始电压Vts,以伏特(Volt)为单位， 其中菱形点为现有MOS晶体管的量测值、圆形点代表本第一优选实施例的 量测值、而方形点则代表标准值。如图9所示，当现有多晶硅栅极长度越 小时，越无法控制短沟道效应，MOS晶体管的启始电压亦随之下降；而当 多晶硅栅极长度降到0.03 ym时，现有MOS晶体管的启始电压已经下降到 0,也就是说，该MOS晶体管根本无法使用。而根据本发明所提供的第一 优选实施例所得的MOS晶体管，其启始电压可提高至0.15至0.35，而符合 期待的标准值，故可知本发明所提供的制作MOS晶体管的方法的确可有效 改善TED效应以及短沟道效应。
请参阅图10至图12。图10至图12为本发明所提供的制作MOS晶体 管的方法的第二优选实施例示意图。如图10所示，首先提供一基底300, 基底300上包括至少由一栅极介电层312与一4册极314构成的栅极结构310。 随后进行一共注入工艺320，以于此4册才及结构310两侧的基底300内注入一 共注入掺杂质322。值得注意的是，该共注入掺杂质322是以一斜角离子注 入工艺注入基底300,亦即此共注入工艺320为一斜角离子注入工艺，且该 斜角6的范围为0-45度；而该共注入掺杂质包括有碳、氟、或氮。而注 入能量可依注入位置而定，如3 KeV至20 KeV;剂量则可为1 x io15至5 x 10"个原子/cm3。
请参阅图11与图12。接下来对基底300进行一PAI工艺330, PAI工 艺330亦可为一直角或斜角(angled)的PAI工艺，以于栅极结构310两侧的
基底300内形成一非晶化区域332。随后如图12所示，进行一第一离子注 入工艺340，以于非晶化区域332内注入一第一掺杂质342,且第一掺杂质 342与共注入掺杂质322注入于基底300的位置大致相同。
随后如前所述，进4亍一第一'决速退火(RTA)工艺，利用炉管或RTP,于 1000 ~ 1100。C的温度下活化共注入掺杂质322与第一掺杂质342，并使此非 晶化区域332再结晶，而于栅极结构310两側的基底300内分别形成一轻 掺杂漏极(LDD)。当欲制作的MOS晶体管为P型晶体管时，第一掺杂质342 包括有可以提供额外空穴的受主，例如硼等物质；当欲制作的MOS晶体管 为N型晶体管时，第一掺杂质342则包括有可以提供额外电子的施主，例 如磷和砷等物质。接下来于栅极结构310的侧壁形成一间隙壁，以及于间 隙壁两侧的基底300内进行第二离子掺杂工艺与第三RTA工艺，以形成一 源极/漏极。而该些间隙壁可依工艺或产品需求，于完成源极/漏极的制作后 移除。该些工艺系与第一优选实施例相同，故于此不再赘述。
于本第二优选实施例中，可于进行共注入工艺320后，立即进行一第 二 RTA工艺，利用炉管或RTP提供一 1000 ~ IIO(TC的高温先行活化共注入 掺杂质322，使得共注入掺杂质322先与空隙缺陷形成键结。因此于后续工 艺中，更可降低因空隙缺陷造成的TED效应。
另外，于本第二优选实施例中，亦可于进行共注入工艺320之前，增 加一口袋型离子注入工艺，以于非晶化区域332与基底300交界附近形成 一口袋型掺杂区。当然，此口袋型离子注入工艺亦可于共注入工艺320之 后始进行，以抑制不正常的穿通现象的发生。
请参阅图13至图16。图13至图16为本发明所提供的制作MOS晶体 管的方法的第三优选实施例示意图。如图13所示，首先提供一基底400， 基底400上包括至少由 一栅极介电层412与 一栅极414构成的栅极结构410。 随后进行一预非晶化工艺(PAI)工艺420, PAI工艺420亦可为一直角或斜角 (angled)的PAI工艺，以于该栅极结构410两侧的该基底400内形成一非晶 化区域422。
请参阅图14与图15。接下来对栅极结构410两侧的基底400进行一第 一离子注入工艺430，以于非晶化区域422内注入一第一掺杂质432。当欲 制作的MOS晶体管为P型晶体管时，第一掺杂质432包括有硼等受主；当 欲制作的MOS晶体管为N型晶体管时，第一掺杂质432则包括有磷和砷等
随后如图15所示，进行一共注入工艺440,以于4册极结构410两侧的 基底400内注入一共注入掺杂质442。值得注意的是，共注入掺杂质442是 以一斜角离子注入工艺注入基底400，且该斜角e的范围为0~45度；而该 共注入4参杂质包括有碳、氟、或氮。而注入能量可依注入位置而定，如3 KeV 至20KeV;剂量则可为1 x 1015至5 x 1015个原子/cm3。
请参阅图16。进行一第一RTA工艺450,于1000~ IIO(TC的温度下活 化第一掺杂质432与共注入掺杂质442,并使非晶化区域422再结晶，而于 栅极结构410两侧的基底400内分别形成一轻掺杂漏极(LDD)460。
接下来于栅极结构410的側壁形成一间隙壁，以及于间隙壁两侧的基 底400内进行第二离子掺杂工艺与第二RTA工艺，以形成一源极/漏极。而 该些间隙壁可依工艺或产品需求，于完成源极/漏极的制作后移除。由于该 些工艺与第一优选实施例相同，故于此不再赘述。同样地，于本第三优选 实施例中，亦可于进行共注入工艺440之前，增加一口袋型离子注入工艺， 以于非晶化区域422之间形成一口袋型掺杂区。当然，此口袋型离子注入 工艺亦可于共注入工艺440之后始进行，以抑制不正常的穿通现象的发生。
另外，本发明所提供的制作MOS晶体管的方法，可结合选择性应变结 构(selective strain scheme)技术，如用以制作具有高张应力薄膜的NMOS晶 体管或具有高压应力薄膜的PMOS晶体管，改善元件效能，更提升MOS晶 体管元件的载流子迁移率与驱动电流。亦可结合嵌入式硅锗源极/漏极 (recessed SiGe Source/darin)或嵌入式珪碳源极/漏极(recessed SiC Source/drain)结构，改善寄生电阻问题，增加驱动电流与速度。
由于本发明所提供的制作MOS晶体管的方法是分别于进行PAI工艺之 前、进行第一离子注入工艺之前以及进行第一离子注入工艺之后进行一共 注入工艺，因此于RTA工艺之后，即可该些共掺杂质可与空隙缺陷形成键 结，而避免第一掺杂质因空隙缺陷所造成的TED效应与橫向扩散的发生。 换句话说，本发明所提供的方法是藉由共注入工艺有效控制第 一掺杂质的 扩散，以获得良好的结轮廓，改善短沟道效应。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等 变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作金属氧化物半导体晶体管的方法，包括以下步骤提供基底，该基底上包括至少一栅极结构；进行预非晶化工艺，以于该栅极结构两侧的该基底内形成非晶化区域；进行共注入工艺，以于该非晶化区域内注入共注入掺杂质；进行第一离子注入工艺，以于该非晶化区域内注入第一掺杂质；进行第一快速退火工艺，以活化该共注入掺杂质与该第一掺杂质，并使该非晶化区域再结晶，而于该栅极结构两侧的该基底内分别形成轻掺杂漏极；于该栅极结构的侧壁形成间隙壁；以及于该间隙壁两侧的该基底内形成源极/漏极。
2. 如权利要求1所述的方法，其中该共注入掺杂质是以斜角离子注入 工艺注入该基底，且该斜角的范围为0~45度。
3. 如权利要求l所述的方法，其中该共注入掺杂质包括碳、氟、或氮。
4. 如权利要求1所述的方法，还包括第二快速退火工艺，进行于该共 注入工艺之后。
5. 如权利要求4所述的方法，其中该第二快速退火工艺的温度介于 1000 ~ 1100。C之间。
6. 如权利要求l所述的方法，还包括口袋型离子注入工艺，进行于该 共注入工艺之前，以于该非晶化区域之间形成口袋型掺杂区。
7. 如权利要求l所述的方法，还包括口袋型离子注入工艺，进行于该 共注入工艺之后，以于该非晶化区域之间形成口袋型掺杂区。
8. 如权利要求1所述的方法，其中该共注入掺杂质与该第一掺杂质注 入于该基底的位置大致相同。
9. 如权利要求1所述的方法，其中该第一快速退火工艺的温度介于 1000~ 1100。C之间。
10. 如权利要求1所述的方法，还包括移除该间隙壁的步骤，进行于该源极/漏极形成之后。
11. 如权利要求1所述的方法，其中该MOS晶体管为P型MOS晶体管。
12. 如4又利要求11所述的方法，其中该第一掺杂质包4舌硼。
13. 如权利要求1所述的方法，其中该MOS晶体管为N型MOS晶体管。
14. 如^又利要求13所述的方法，其中该第一掺杂质包括"畴或砷。
15. 如权利要求l所述的方法，其中形成该源极/漏极的步骤包括 进行第二离子注入工艺，以于该间隙壁两侧的该基底内形成源极/漏极预定区域；以及进行第三快速退火工艺，以于该源极/漏极预定区域内形成源极/漏极。
16. —种制作金属氧化物半导体晶体管的方法，包括以下步骤 提供基底，该基底包括至少一栅极结构；进4亍共注入工艺，以于该4册极结构两侧的该基底内注入共注入掺杂质，并形成共注入#^杂区；进行预非晶化工艺，以于该栅极结构两侧的该基底内形成非晶化区域； 进行第 一 离子注入工艺，以于该非晶化区域内注入第 一掺杂质； 进行第一快速退火工艺，以活化该共注入掺杂质与该第一掺杂质，并使该非晶化区域再结晶，而形成轻掺杂漏极；以及 于该基底内形成源极/漏极。
17. 如权利要求16所述的方法，其中该共注入掺杂质是以斜角离子注 入工艺注入该基底，且该斜角的范围为0~45度。
18. 如权利要求16所述的方法，其中该共注入掺杂质包括碳、氟、或氮。
19. 如权利要求16所述的方法，还包括第二快速退火工艺，进行于该 共注入工艺之后。
20. 如权利要求19所述的方法，其中该第二快速退火工艺的温度介于 1000- 1100。C之间。
21. 如权利要求16所述的方法，其中该共注入掺杂质与该第一掺杂质 注入于基底的位置大致相同。
22. 如权利要求16所述的方法，还包括口袋型离子注入工艺，进行于 该共注入工艺之前，以于该共注入掺杂区之间形成口袋型掺杂区。
23. 如权利要求16所述的方法，还包括口袋型离子注入工艺，进行于 该共注入工艺之后，以于该共注入掺杂区之间形成口袋型掺杂区。
24. 如权利要求16所述的方法，其中该第一快速退火工艺的温度介于1000— 1100 。c之间。
25. 如权利要求16所述的方法，还包括一步骤，于该轻掺杂漏极形成 后于该栅极结构的侧壁形成间隙壁。
26. 如权利要求25所述的方法，还包括移除该间隙壁的步骤，进行于 形成该源4及/漏4及之后。
27. 如权利要求16所述的方法，其中该MOS晶体管为P型MOS晶体官。
28. 如权利要求27所述的方法，其中该第一掺杂质包括硼。
29. 如权利要求16所述的方法，其中该MOS晶体管为N型MOS晶体管。
30. 如权利要求29所述的方法，其中该第一掺杂质包括磷或砷。
31. 如权利要求16所述的方法，其中形成该源极/漏极的步骤包括 进行第二离子注入工艺，以于该间隙壁两侧的该基底内形成源极/漏极预定区域；以及进行第三快速退火工艺，以于该源极/漏极预定区域内形成源极/漏极。
32. —种制作金属氧化物半导体晶体管的方法，包括以下步骤 提供基底，该基底包括至少一栅极结构；进行预非晶化工艺，以于该栅极结构两侧的该基底内形成非晶化区域； 进行第 一 离子注入工艺，以于该非晶化区域内注入第 一掺杂质； 进行共注入工艺，以于该非晶化区域内再注入共注入掺杂质； 进行第一快速退火工艺，以活化该共注入掺杂质与该第一掺杂质，并使该非晶化区域再结晶，而于该栅极结构两侧的该基底内分别形成轻掺杂漏才及；以及于该基底内形成源极/漏极。
33. 如权利要求32所述的方法，其中该共注入掺杂质是以一角度注入 该基底，且该角度的范围为0~45度。
34. 如权利要求32所述的方法，其中该共注入掺杂质包括碳、氟、或氮。
35. 如权利要求32所述的方法，其中该共注入掺杂质与该第一掺杂质 注入于该基底的位置大致相同。
36. 如权利要求32所述的方法，其中该第一快速退火工艺的温度介于1000— 1100 。c之间。
37. 如权利要求32所述的方法，还包括口袋型离子注入工艺，进行于 该共注入工艺之前，以子该非晶化区城之间形成口袋型掺杂区。
38. 如权利要求32所述的方法，还包括口袋型离子注入工艺，进行于 该共注入工艺之后，以于该非晶化区域之间形成口袋型摻杂区。
39. 如权利要求32所述的方法，还包括一步骤，于该轻掺杂漏极形成 后于该栅极结构的側壁形成间隙壁。
40. 如权利要求39所述的方法，还包括移除该间隙壁的步骤，进行于 形成该源纟及/漏4及之后。
41. 如权利要求32所述的方法，其中该MOS晶体管为P型MOS晶体管。
42. 如权利要求41所述的方法，其中该第一掺杂质包括硼。
43. 如权利要求32所述的方法，其中该MOS晶体管为N型MOS晶体管。
44. 如权利要求43所述的方法，其中该第一掺杂质包括磷或砷。
45. 如权利要求32所述的方法，其中形成该源极/漏极的步骤包括 进行第二离子注入工艺，以于该间隙壁两侧的该基底内形成源极/漏极预定区域；以及进行第二快速退火工艺，以于该源极/漏极预定区域内形成源极/漏极。
全文摘要
一种制作MOS晶体管的方法，提供一包括有一栅极结构的基底。随后进行一预非晶化工艺，于该栅极结构两侧的该基底内形成一非晶化区域；并进行一共注入工艺，于该非晶化区域内注入一共注入掺杂质。进行一第一离子注入工艺与一第一快速退火工艺以形成一轻掺杂漏极。最后于该栅极结构两侧分别形成一间隙壁，以及形成一源极/漏极。
文档编号H01L21/02GK101179027SQ20061014339
公开日2008年5月14日 申请日期2006年11月8日 优先权日2006年11月8日
发明者丁世汎, 李坤宪, 洪文瀚, 郑子铭, 郑礼贤, 黄正同 申请人:联华电子股份有限公司