采用多晶填充的沟槽的半导体器件的制作方法

专利名称：采用多晶填充的沟槽的半导体器件的制作方法
技术领域：
本发明总的涉及半导体器件，更具体地涉及采用填充有多晶半导 体的一个或多个沟槽的半导体器件。
背景技术：
众所周知半导体(sc)器件有许多限制。这些限制取决于器件类型和工作条件。这些限制的非限制性实例是导通(ON)电阻、击 穿电压、散热性能、衬底漏电流、能量处理性能、器件面积等等。许 多这些限制在横向和垂直器件中受到特别关注。因此，存在改进半导 体器件的持续需求，尤其是必须处理实质功率或电压或者二者的器 件。发明内容因而，期望提供垂直型器件和横向型器件的改进的半导体器件。 横向型器件的非限制性实例是LDMOS、隔离LDMOS、 RESURF LDMOS、双RESURF LDMOS器件等。此外，期望改进的器件结构 和方法适合于在体(bulk) SC衬底上形成的器件以及在绝缘层上形 成的器件，例如绝缘体上硅(SOI)型的器件。还期望利用其它目的 已经可用的处理技术实现改进的器件结构，从而仅需要制造工艺进行 小的修改或者不修改。从以下结合附图以及前述技术领域和背景技术 的详细说明以及所附权利要求中，本发明的其它期望特征和特性将更 为明显。


以下将结合附图描述本发明，其中相似的标号指示相似的元件，图l和图2为均釆用多晶填充的沟槽的根据本发明的第一和笫二 类型的半导体器件的简化截面视图；图3示出图l的半导体器件与没有图l设置的多晶填充的沟槽的 另 一基本上相似器件相比较的衬底电流-漏电流图表；图4至图IO为均釆用多晶填充的沟槽的根据本发明的第三至笫 九类型的半导体器件的简化截面视图；图ll至图13为示出使用多晶填充的沟槽改进从器件的温度敏感 区去除热量的其它类型的半导体器件的简化截面视图；图14至图15示出在用于形成本发明的多晶填充的沟槽的制造示 例方法的各个阶段期间的半导体衬底的一系列截面示意图。
具体实施方式
以下的详细说明在本质上仅是实例，而非意图限制本发明或本申 请以及本发明的使用。此外，没有意图通过在前述技术领域、背景技 术、发明内容或后述详细说明中呈现的任何明示或暗示理论来限制本 发明。为了简洁和清楚地说明，附图示出了结构的一般方式，而可能省 略众所周知的特征和技术的描述和细节，以避免使得本发明不必要地 不清晰。此外，附图中的元件并不一定是按比例绘制的。例如，'图中 的某些元件或区域的尺寸可能相对于其它元件或区域被放大，以帮助 增进对本发明实施例的理解。说明书和权利要求中的用语"第一"、"第二"、"第三"、"第四，， 等(如果有的话)，可以用于区别相似元件，而并不一定用于描述特 定次序或者按时间的顺序。应该理解，所用的用语在适当环境下是可 互换的，因此此处所述的本发明实施例能够例如以不同于此处例示或 者描述的次序工作。此外，用语"包含"、"包括"、"具有"及其4壬何变 体意图覆盖非穷尽性的包括，因此包含一系列元件的工艺、方法、物 品或者装置并不一定限制于这些元件，而可以包括所述工艺、方法、 物品或者装置中没有明示或者隐含的其它元件。说明书和权利要求中的用语"左，，、"右"、"中"、"外"、"前"、"后"、 "上"、"下"、"顶部"、"底部，,、"上方"、"下方"、"之上"、"之下，，等 (如果有的话)用于描述性的目的，并不一定用于描述永久的相对位 置。应该理解，所用的术语在适当环境下是可互换的，因此此处所述 的本发明实施例能够例如以不同于此处例示或者描述的其它方位工 作。此处使用的用语"耦合"定义为以电或非电的方式直接或间接连 接。为了便于解释，此处针对在硅半导体衬底或硅SOI衬底上和/或 中制造的N沟道横向器件和NPN垂直器件来描述本发明，但是并非 意图进行限制，本领域技术人员可以理解此处教导的结构和原理也适 用于P沟道横向和PNP垂直器件(其中，例如，此处所示的各个区 域的导电类型替换为它们的相反类型)，并且也适用于其它类型的半 导体材料和器件。尽管优选多晶硅来填充本发明中使用的沟槽，但是 本发明并不限于导体的这种选择，而也可以使用与器件制造工艺的其 它方面兼容的其它类型的材料(例如，金属、其它半导体、半金属、 和/或其组合)。因此，用语"多晶填充的"和"多晶硅填充的"意图包括 除硅之外的上述其它材料和材料组合。图1是通过根据本发明的第一半导体器件20-1的简化示意截面 图，图2是通过根据本发明的第二半导体器件20-2的简化示意截面图。 器件20-1和20-2采用位于N隔离区(N(ISO))30中的多晶填充的沟 槽58。器件20-1， 20-2 (统称为20)相似因而一同描述。器件20-2 与器件20-1的不同之处在于具有附加的P +埋层(P+BL) 27。这对 本发明并不是必不可少的。器件20为意图用作隔离LDMOS (ILDMOS )器件的LDMOS器件。器件20包括P半导体衬底22, 其上是N+埋层(N+BL ) 24。具有外表面55的P (外延)层28位于 N+BL 24之上。层28优选通过外延沉积形成。N+BL 24也可以通过 外延沉积形成，或者通过离子注入或其它适当掺杂处理形成。尽管外 延沉积和离子注入对于形成器件20中的各个层或区域是优选的，但 是它们并不是必不可少的，而可以使用任何便利的制造技术。器件20通过周边(例如电介质)隔离壁32与相邻器件或半导体区域横向分 离，隔离壁32优选由绝缘氧化物形成，但是也可以使用其它隔离设 置。隔离壁32便利地从表面55延伸至衬底22。与隔离壁32相邻地 设置(例如通过离子注入)N(ISO)区或阱30，其实质上从表面55经 过P (外延)层28延伸至N+BL 24。在P (外延)层28中设置(例 如通过离子注入)P -阱34和N -阱36,它们向N+BL 24延伸但通 常不与N+BL 24接触。在器件20-1中，在N -阱36和N+BL 24之 间设置P -区26。在器件20-2中，在P-阱34和N-阱36与N+BL 24之间设置在P -阱34和N -阱36之下延伸的P -区26，和P + BL 27。在P -阱34中设置具有连接件44的P十+基极接触区43和具有源 极连接件46的N十+源极区45。区域43和45可以一起缩短，但这对 本发明并不是必不可少的。在N-阱36内设置具有漏极连接件42的 N十+漏极区41。在表面55处设置氧化物(或其它电介质)隔离区40-1、 40-2，其中区域40-l在N(ISO)区30和P -阱34之间延伸，区域40-2 位于N-阱或区域36中，并与漏极区41略微分离。在表面55上设 置栅极绝缘体48，其由栅极导体49和栅极连接件50覆盖，其中栅极 绝缘体48在沟道区51上方穿过部分N-阱36和部分氧化区40-2从 源极区45向漏极区41横向延伸。在器件20工作期间，电流52从源 极区45实质上横向流动到漏极区41。设置N+十区53和连接件54以 与N隔离区(N(ISO))30进行电接触，并通过(N(ISO) ) 30与N+BL 24进行电接触。对于ILDMOS器件，具有连接件54的N+十区53例 如通过金属层连接件56 (但可以使用任何连接装置)可选地耦合至具 有连接件46的源极区45。连接件56是有用的但不是必不可少的。本 发明的器件20包括重掺杂(例如，约1E19/cc或更高)N+多晶填充 的沟槽58，其延伸通过(N(ISO))区30从N十+区53进入N+BL 24。 多晶填充的沟槽58可以延伸至或进入P衬底22，但这并不是必不可 少的。多晶填充的沟槽58的功能之一是减少至N+BL 24的连接的串 联电阻。为了更好地理解包括多晶填充的沟槽58的优点，考虑省略该区域的器件20的操作是有帮助的。没有多晶填充的沟槽58，由于高摻 杂深N(ISO)区30的实际困难，至N+BL24的连接的电阻通常较高。 这可以导致在漏极41可能变为负时感应切换期间实质上少数栽流子 注入衬底。在高功率器件中该少数载流子注入可能非常大，导致电路 操作的重大问题。当器件电流较小时，(例如通过连接件56 )将N(ISO) 区30耦合至源极区45可以减少或消除少数栽流子注入。或者，N(ISO) 区30可以被分离地偏置。但是当器件电流大时，则从N+BL24通过 N(ISO)区30的电流可能足够大，以致由该电流导致的N(ISO)区30 和N+BL 24中的电压降可以导通衬底隔离二极管(例如，区域24和 22 )和/或由上述LDMOS器件中固有的区域26、 24和22形成的寄生 PNP晶体管，从而导致高功耗。难以充分地增加整个离子注入N(ISO) 区30的掺杂来避免该问题。而使用多晶填充的沟槽58提供了大大降 低的垂直电阻，并可以在很大程度上避免衬底少数载流子注入问题。 这导致器件特性的显著改进。通过考虑图3呈现的数据可以看出多晶填充的沟槽58在减少器 件20中的少数载流子注入方面的功效。图3示出图1的半导体器件 与没有多晶填充的沟槽58的另一基本上相似器件相比较的村底电流 -漏电流(均为安培/微米的沟道宽度)的图表60。曲线62示出根据 本发明包含多晶填充的沟槽58的器件和结果，曲线64示出没有多晶 填充的沟槽58的另一基本上相似器件的结果。应该注意，在包含多 晶填充的沟槽58的器件中产生的少数载流子注入比没有该特征的器 件在实质上所有漏电流水平下少得多。采用多晶填充的沟槽58的本发明的另一优点在于可以减少器件 面积。这是非常重要的考虑，因为大部分半导体器件的制造成本趋向 于与它们的面积大致相关。再次参照图l-2，器件20分别具有有源 区单元宽度21-1、 21-2 (统称为21)。其它单元(例如镜像(mirror imaged))通常放置在边界23-l、 23-2 (统称为23)的右侧，因而在 单个N(ISO)区30和隔离壁32内包含Na个有源器件区。例如，在 意图以反向注入模式在约35伏特下工作并处理大电流(例如约1 - 10安培)的没有多晶填充的沟槽58的ILDMOS器件中，平均单元宽度 [(N x宽度21 +隔离宽度)/N约为28.4微米。这是因为相对宽的 N(ISO)区30必须围绕N个单元放置。其中N小，例如N-l或N-2， 合并的有效单元宽度大。这对最小化电阻是必要的，以最小化上述少 数载流子注入问题。相对照地，在采用多晶填充的沟槽58的器件20 的情况下，N(ISO)区30中的串联电阻的下降允许更多(例如]\>>2) 有源器件单元21放置在相同的隔离区内，从而合并的有效单元宽度 下降至约8.4微米。因此，可以实现多达70%的有效器件面积的减小。 这可以导致器件尺寸的非常显著的下降，以及相应的成本下降。图4至图10为分别采用多晶填充的沟槽86、 92、 116的根据本 发明的第三至第九类型的半导体器件70、 90、 IOO的简化截面视图。 图4至图5的器件70-l、 70-2 (统称为70)总体上类似，将一起描述。 器件70-2与器件70-1的不同之处在于包括隔离层88。层88便利地 由氧化硅形成，但也可以使用其它绝缘电介质。出于便于解释而非意 图限制的目的，将层88称为"氧化物层"或"氧化物隔离层"88,但是 应该理解此处的用语"氧化物，，意图也包括其它绝缘电介质材料。隔离 层88可以通过氧化或沉积或其它便利的技术(例如在制造绝缘体上 硅衬底中所用的现有技术)形成。器件70包括P衬底22。在器件70-2 中，隔离层88生长或沉积在P衬底22上。在器件70-l中，隔离层 88被省略，而在P衬底22上设置半导体层或区。这里形成具有上表 面85的N-阱81，其通常在器件70-1中延伸至P衬底22，或者在器 件70-2中延伸至隔离层88。在N阱81中形成类似于图1 - 2的P阱 34的P阱84，其在器件70-1中从表面85向P衬底22延伸，在器件 70-2中从表面85向隔离层88延伸。从表面85延伸至衬底22的电介 质(例如氧化物)隔离壁32提供了器件70的横向隔离。在P-阱84 中设置类似于图1-2中相似标识区域并执行相似功能的具有连接件 44的P+十区43和具有连接件46的N十+源极区45。在N-阱区81中与 P-阱84分离地设置具有连接件72的N十+漏极区71。在漏极区71和 P-阱84之间在表面85中设置类似于图1-2中相似标识区的氧化区40-2。在表面85上设置类似于图1-2中相似标识元件的覆盖有栅电 极49和连接件50的栅极电介质48，其实质上在沟道区83上从源极 区45开始，穿过部分N-阱81和氧化区40-2，向漏极区71延伸，但 通常不延伸到漏极区71。高度掺杂(例如，lE19/cc)的N+多晶填充 的沟槽86-1， 86-2 (统称为86)从漏极区71通过N-阱81实质上延伸 至或进入P衬底22。在器件70-2中，期望它延伸通过氧化物隔离层 88以接触P衬底22。在正常工作中，电流87从源极45开始通过沟 道区83并穿过N-阱81的中间部分流动到漏极区71。通过提供较低 电阻的较大有效漏极区，N+多晶填充沟槽86的存在显著减少了器件 70的导通电阻，从而电流87可以更深地扩展到N-阱81中并避免电 流集聚(在没有N+多晶填充沟槽86时在漏极区71附近发生)。除 了降低器件70-2的导通电阻之外，N+多晶填充沟槽86-2实现另一有 益的功能，即提供从器件70-2的表面85到衬底22的改进的热耦合。 这是因为，在器件70-2中，氧化物隔离层88在有源区与衬底之间引 入高得多的热阻。因此，使得N+多晶填充沟槽86-2穿透层88并与村 底22进行直接热接触，这提供了与否则将在这种SOI结构中获得的 热阻相比低得多的热阻。这是一个重要的优点。器件70可以关于垂 直地通过多晶填充的沟槽86的平面被横向镜像，但这不是必不可少 的。现在参照图6-7,图6-7的器件90-l、 90-2 (统称为90)总体 上类似，将一起描述。器件90-2与器件90-1的不同之处在于器件90-2 包括类似于图4-5的隔离层88的隔离层88，。如前所述，类似于层88 的层88，便利地由氧化硅形成，但也可以使用其它绝缘电介质。器件 90总体上类似于图1的器件20，使用相同的标号来标识相似区域， 并在此通过参考并入联系图1进行的这些相似区域的说明。图6-7的 器件90没有N+多晶填充的沟槽58和将N(ISO)区30连接至源极区的 连接件56。在器件90中，在类似于器件70的表面85的器件90的表 面95中设置类似于图4-5中相似标识区的N十+漏极区71和连接件72。 类似于图4-5的器件70,图6-7的器件90具有N+多晶填充的沟槽92-1、 92-2(统称为92)，其从漏极区71延伸至P衬底22。在器件 90-1中，N+多晶填充的沟槽92-1便利地延伸至P衬底22或者通过 N+BL 24延伸至P衬底22，但是重叠量并不关键，只要与N+BL 24 具有良好的电接触即可。在器件90-2中，理想地，N+多晶填充的沟 槽92-2延伸通过氧化物隔离层88，到达P衬底22，以为衬底22提供 改进的热传导，理由与如上联系图5的器件70-2解释的理由相同。作 为从多晶填充的沟槽92的外扩散的结果，可能在N+多晶填充的沟槽 92周围出现N掺杂区94。如已经联系图4-5的器件70所解释的，N+ 多晶填充沟槽92的存在使得源极-漏极电流96可以更深地扩展到N-阱36中，从而避免在漏极区71的电流集聚并减少器件90的导通电 阻。此外，如联系图5的器件70-2所解释的，多晶填充的沟槽92-2 的使用减少了从器件90-2的有源区到衬底22的热阻，这是高度期望 的。器件90可以关于通过多晶填充的沟槽92的平面被横向镜像，但 这不是必不可少的。图8-10示出了使用多晶填充的沟槽来改进垂直双极器件的性能， 例如NPN垂直器件100-1、 100-2、 100-3 (统称为100)。器件IOO國I、 100-2、 100-3的不同之处在于(a)是否存在氧化物隔离层120 (类 似于图5和图7的层88、88，)；和(b )多晶填充的沟槽116-1、 116-2、 116-3(统称为116)延伸到器件100中的深度。由于它们总体上类似， 将一起描述器件100。器件100包括P衬底102 (类似于图1-2和图 4國7的P衬底22,以及图11 - 13的P衬底152 )和N+BL 104 (类似 于N+BL24、 156)。在器件100-1中，N+BL 104覆盖P衬底102; 在器件100-2和100-3中，N+BL 104覆盖氧化物隔离层120 (类似于 层88、 88，) 。 P阱106设置在N+BL 104上，并用作垂直NPN晶体 管100的基极区。在P阱106的表面117中设置具有连接件109的 N+发射极区108和具有连接件111的P+基极接触区110。设置从表 面117延伸至N+BL104的深N阱区114。N-阱区114具有N+集电极 接触区112，其在上表面117处具有连接件113。在表面117便利地 但非必不可少地设置氧化物或其它电介质区119，其将集电极、基极和发射极区112、 110和108分离。还与N-阱114相邻便利地设置横 向氧化物(或其它电介质)隔离壁118，但这不是必不可少的。设置 N+多晶填充的沟槽116-1、 116-2、 116-3 (统称为116)，其从集电极 接触区112开始通过N阱114至少延伸到N+BL 104。在器件100-1 中，N+多晶填充的沟槽116-1理想地但非必要地通过N+BL 104延伸 至衬底102。由于它与村底102的导电类型相反，因此它通过中间形 成的PN结与P衬底102电隔离，或者它通过在N+BL 104与P衬底 102之间形成的PN结不穿透至衬底102。在器件100-2中，N+多晶 填充的沟槽116-2理想地(但非必要地)通过N+BL 104延伸至氧化 物隔离层120。在器件100-3中，N+多晶填充的沟槽116-3延伸通过 氧化物隔离层120并与衬底102热接触。当存在氧化物隔离层120时， 由于它赋予器件100-3的低热阻，图10的多晶填充的沟槽116-3通过 氧化物隔离层120延伸至衬底102的设置是优选的。尽管图8-10的器 件描述了垂直NPN的情况，但是本领域技术人员能够理解此处教导 的原理也等同地适用于PNP器件，其中对各个器件区的导电类型进 行适当改变。除了边界103-1、 103-2和103-3 (统称为103)之外， 在相同的隔离槽(isolation tub )中还可以形成附加的器件有源区，但 这不是必不可少的。例如，器件IOO可以关于垂直通过发射极区108 的平面被横向镜像，但这不是必不可少的。图11至图13为示出主要使用多晶填充的沟槽改进从器件的温度 敏感区去除热量的其它类型的半导体器件150-1、 150-2和150-3 (统 称为150)的简化截面视图。为了便于解释，在图11-13中省略普通 的有源器件区。图11-13的区别在于是否包括埋层(层156)或氧化 物隔离层(层166)或者二者(层156，和166，)。除此之外认为器件 150相似并一起描述。器件150包括类似于图1-2、图6-7和图8 -10的衬底22和102的P衬底152。在图11的器件150- 1中，在P 衬底152-1上设置类似于图1-2和图6-10的N+BL 24和104的 N+BL156。在图12的器件150-2中，在衬底152-2上设置类似于图 5和图7的层88和88，以及图9-10的层120的氧化物隔离层166。在图13的器件150 - 3中，在衬底152-3上设置N+BL 156，和氧化物隔 离层166'，如图所示。P外延层158设置于图11的器件150-1中的 N+BL 156上，设置于图12的器件150-2中的氧化物隔离层166上， 以及设置于图13的器件150-3中的N+BL 156，上。可以设置现有技 术的横向电介质隔离壁(未示出)，其类似于图1-2、图4-5、图6 -7的壁32从表面160延伸至P衬底152,但是这些对本发明不是必 不可少的。表面电介质(例如氧化物)区162也可以设置在器件150 的表面160，但是这不是必不可少的。设置从表面160通过中间层或 区156、 158、 166延伸至衬底152的多晶填充的沟槽99，以提供到村 底152的改进的热传导。由于从N+多晶填充的沟槽99的外扩散可以 形成N掺杂区159，但这不是必不可少的。应该注意，多晶填充的沟 槽99不需要氧化物衬层来提供与周围区域的电分离，尽管这种沟槽 衬层并非排除的。通常，必要时选择沟槽中的多晶填充物的导电类型 以提供与相邻区域的PN结隔离。这同样适用于图1-2、图4-10中 的多晶填充的沟槽58、 86、 92、 116，即，电介质衬层不是必需的， 但也不是排除的。
图14示出在用于形成本发明的多晶填充的沟槽的制造示例方法 200的各个阶段期间的半导体衬底的一系列截面示意图202 -210，其 中不使用埋入氧化物隔离层。方法200示出便利地用于提供没有氧化 物隔离层的器件152-1的多晶填充的沟槽58、 86-1、 92-1和99其 中任一个的步骤。提供与多晶填充的沟槽相关联的各个其它器件区所 需的那些附加步骤为本领域众所周知的，并且不同器件之间会有变 化，因此在此省略其描述。方法200开始于步骤202，其中设置类似 于衬底22、 102、 152且具有上表面221的P+衬底220。在步骤204， 在表面221上形成具有上表面223且类似于层28、 81的层222。层 222根据要形成的特定器件的需求可以为N或P型，并可以包括靠近 表面221且类似于埋层24和104的埋层(未示出)。可以使用任何 便利的掺杂装置来提供埋层。在步骤206，例如通过掩模和蚀刻形成 沟槽232，其通过半导体层222延伸至衬底220。在形成沟槽232之前或之后，可以在半导体层222的表面223上和/或中形成蚀刻停止和 /或抛光停止层230。层230便利地由氧化硅、氮化硅或其组合形成， 并被便利地设置以帮助从表面231去除过量的多晶。但是，层230并 不是必不可少的。在步骤208，在表面231上沉积期望传导率和导电 类型的多晶半导体(例如多晶硅)，其厚度足以保证填充沟槽232以 形成类似于图1-2、图4、图6、图8和图11的多晶填充的沟槽58、 86、 92、 99的多晶填充的沟槽236。在步骤210，例如，通过机械抛 光或化学蚀刻或其组合去除表面231上的过量的多晶，以使多晶填充 的沟槽236的表面235与表面231实质上平齐。可以根据在半导体层 222中或上构建的器件的特定类型，以最便利的方式在方法200的中 间阶段或者步骤210之后形成图1-2、图4、图6、图8和图11所示 的各个其它区域。半导体技术领域的技术人员能够理解如何进行上述 操作。本领域技术人员还能够理解，通过用于确定沟槽232的位置的 蚀刻掩模来确定多晶填充的沟槽236的位置。
图15示出在用于形成本发明的多晶填充的沟槽的制造示例方法 300的各个阶段期间的半导体衬底的一系列截面示意图302 -308，其 中使用埋入氧化物隔离层，即SOI结构。方法300示出便利地用于提 供具有氧化物隔离层的器件152-2、152-3的多晶填充的沟槽86-2、 92-2、 99以及器件100-2、 100-3的沟槽116-2、 116-3其中任一个 的步骤。提供与多晶填充的沟槽相关联的各个其它器件区所需的那些 附加步骤为本领域众所周知的，并且不同器件之间会有变化，因此在 此省略其描述。方法300开始于步骤202，其中设置其上具有氧化物 隔离层322和N或P层324的P+衬底320。衬底320类似于衬底22、 102、 152。氧化物隔离层322类似于层88、 88，、 120、 166和166，。 层324类似于包含N-阱81的层、P(外延)层28、包含P-阱106的 层、以及层158。根据器件的需求可以靠近表面323在层324中设置 埋层(未示出)。可以使用任何便利的掺杂装置来提供上述埋层。具 有步骤302中所示的结构的晶片在市场上可购得，并可以通过许多众 所周知的技术(包括电介质隔离和晶片结合)制造。通过研磨或抛光或其它众所周知的技术可以确定上表面331。例如，步骤302所示的 结构可以通过在最终成为层324的单晶片上形成氧化物来制备。然后， 在氧化物层上沉积或生长多晶至足以形成衬底320的厚度。然后，将 单晶片研磨至层324期望的厚度。多晶层成为衬底320，单晶片成为 层324，它们之间是氧化物隔离层322。也可以使用本领域众所周知 的用于形成步骤302所示结构的其它技术。
在步骤304,例如通过掩模和蚀刻形成沟槽332,优选地但非必 要地，沟槽332通过半导体层324和隔离层322延伸至村底320。在 形成沟槽332之前或之后，可以在半导体层324的表面331上和/或中 形成蚀刻停止和/或抛光停止层330。层330便利地由氧化硅、氮化硅 或其组合形成，并被便利地设置以帮助从表面331去除过量的多晶。 但是，层330并不是必不可少的。在步骤306，在表面331上沉积期 望传导率和导电类型的多晶半导体(例如多晶硅)，其厚度足以保证 填充沟槽332以形成类似于图5、图7、图9-10和图12-13的多晶 填充的沟槽86-2、 92-2、 99以及116-2、 116-3的多晶填充的沟 槽336。在步骤308，例如，通过机械抛光或化学蚀刻或其组合去除 表面331上的过量的多晶，以使多晶填充的沟槽336的表面335与表 面331实质上平齐。可以根据在半导体层324中或上构建的器件的特 定类型，以最便利的方式在方法300的中间阶段或者步骤308之后形 成图5、图7、图9-10和图12-13所示的各个其它区域。半导体技 术领域的技术人员能够理解如何进行上述操作。本领域技术人员还能 够理解，通过用于确定沟槽332的位置的蚀刻掩模来确定多晶填充的 沟槽336的位置。
根据第一实施例的半导体器件包括操作性地耦合以形成晶体管 的源极区、漏极区和栅极区；埋层，位于该晶体管的至少一部分的下 方，并与该源极区属于相同导电类型；封闭的隔离区，覆盖该埋层的 一部分且与该源极区、漏极区和栅极区分离，并与该源极区属于相同 导电类型；以及多晶填充的沟槽，从该埋层延伸通过该封闭的隔离区 的一部分并电耦合至该源极区。根据另一实施例，该多晶填充的沟槽具有与源极相同的导电类型。根据再一实施例，源极、漏极和栅极形
成横向晶体管。根据又一实施例，源极、漏极和栅极形成LDMOS晶 体管。根据另一实施例，源极、漏极和栅极形成ILDMOS晶体管。
根据第二实施例的半导体器件包括在该器件中形成的第一导电 类型的第一区；位于所述第一区下方并与其分离的第二相反导电类型 的第二区；以及笫一导电类型的多晶填充的沟槽，其从所述第一区延 伸至所述第二区。根据另一实施例，该器件还包括第一导电类型的 埋层，位于所述第一区和第二区之间并电耦合至该多晶填充的沟槽。 根据再一实施例，该器件还包括氧化物隔离层，由该多晶填充的沟 槽穿透，并位于所述第一区和第二区之间。根据又一实施例，该器件 还包括第一导电类型的埋层，位于所述第一区和氧化物隔离层之间 并电耦合至该多晶填充的沟槽。根据另一实施例，所述第一区为漏极 区，所述第二区为该器件的衬底。才艮据另一附加实施例，所述第一区 为集电极区，所述第二区为该器件的村底。根据附加实施例，该器件 还包括第一导电类型的埋层，覆盖所述第二区，位于所述第一区下 方并与其分离；以及第二导电类型的第三区，与所述第一区和多晶填
充的沟槽横向分离，并从该器件的外表面实质上延伸至所述第三区。
根据第二实施例的半导体器件包括第一导电类型且具有第一表 面的衬底；第一导电类型或第二相反导电类型的半导体层，位于所述 第一表面上且具有与所述第一表面相对的第二表面；以及填充有导电 类型与该半导体层的导电类型相反的多晶半导体的沟槽，该沟槽从所 述第二表面通过该半导体层实质上至少延伸至所述笫一表面。根据附 加实施例，该器件还包括位于所述第一表面和半导体层之间的氧化 物隔离层。根据再一实施例，该沟槽实质上延伸通过埋层和该氧化物
隔离层o
根据实施例的用于形成半导体器件的方法，包括如下步骤设置
具有第一外表面的半导体衬底；在所述第一外表面上形成一个或多个
半导体层，其中所述一个或多个半导体层的最外层具有第二外表面； 蚀刻从所述第二外表面向所述第一表面延伸的一个或更多沟槽；以及利用多晶半导体填充所述一个或多个沟槽。根据另一实施例，该方法
还包括如下步骤在形成步骤和填充步骤之间，在所述第二表面上设 置抛光停止层。根据再一实施例，填充步骤包括如下步骤在所述抛 光停止层上沉积多晶半导体至足以填充所述沟槽的厚度；以及去除位 于该抛光停止层上的多晶半导体。根据又一实施例，设置和形成步骤 包括如下步骤设置第一半导体衬底；在所述第一半导体衬底上形成 氧化物层；设置被结合至所述第一半导体衬底的第二半导体；以及去 除所述第一半导体衬底的一部分以形成所述一个或多个半导体层的 第二外表面。
尽管在前述详细说明中给出了至少一个实施例，但是应该理解存 在大量变体。例如，此处描述的各个器件采用N+多晶填充的沟槽联 系用于构造特定器件的各个P-型和N-型区，但是这些实例并非意图 限制，特定N或P型的使用仅是为了便于解释。本领域技术人员应该 理解此处教导的原理也适用于P+多晶填充的沟槽，结合对其中使用 多晶填充的沟槽或者与该沟槽一起使用的其它层或区的适当修改。因 此，将多晶填充的沟槽和各个其它器件区描述为具有"第一，，导电类型 而将其它器件区域描述为具有"第二"导电类型是适当的，其中"第一" 导电类型可以是N或P，"第二，，导电类型可以是P或N,等等。还应 该理解实施例或多个实施例仅是实例，而并非意图以任何方式限制本 发明的范围、实用性或配置，在多晶填充的沟槽和其它器件区中，P 可以替换为N， N可以替换为P。前述详细说明将为本领域技术人员 提供用于实现实施例或多个实施例的便利的路线图。应该理解，可以 对元件的功能和设置进行各种改变，而不偏离如所附权利要求及其法 律等同物所提出的范围。
权利要求
1.一种半导体器件，包括操作性地耦合以形成晶体管的源极区、漏极区和栅极区；埋层，位于该晶体管的至少一部分的下方，并与该源极区属于相同导电类型；封闭的隔离区，覆盖该埋层的一部分且与该源极区、漏极区和栅极区分离，并与该源极区属于相同导电类型；以及多晶填充的沟槽，从该埋层延伸通过该封闭的隔离区的一部分并电耦合至该源极区。
2. 根据权利要求l的器件，其中该多晶填充的沟槽具有与源极 相同的导电类型。
3. 根据权利要求2的器件，其中所述源极、漏极和栅极形成横 向晶体管。
4. 根据权利要求3的器件，其中所述源极、漏极和栅极形成 LDMOS晶体管。
5. 根据权利要求4的器件，其中所述源极、漏极和栅极形成 ILDMOS晶体管。
6. —种半导体器件，包括 在该器件中形成的第一导电类型的第一区； 位于所述第一区下方并与其分离的第二相反导电类型的第二区；以及第一导电类型的多晶填充的沟槽，其从所述第一区延伸至所述第二区。
7. 根据权利要求6的器件，还包括第一导电类型的埋层，位 于所述第一区和第二区之间并电耦合至该多晶填充的沟槽。
8. 根据权利要求6的器件，还包括氧化物隔离层，由该多晶 填充的沟槽穿透，并位于所述第一区和第二区之间。
9. 根据权利要求8的器件，还包括第一导电类型的埋层，位于所述第一区和氧化物隔离层之间并电耦合至该多晶填充的沟槽。
10. 根据权利要求6的器件，其中所述第一区为漏极区，所述第 二区为该器件的衬底。
11. 根据权利要求6的器件，其中所述第一区为集电极区，所述 第二区为该器件的衬底。
12. 根据权利要求6的器件，还包括第一导电类型的埋层，覆盖所述第二区，位于所述第一区下方并 与其分离；以及第二导电类型的第三区，与所述第一区和该多晶填充的沟槽横向 分离，并从该器件的外表面实质上延伸至所述第三区。
13. —种半导体器件，包括 第一导电类型且具有第一表面的衬底；第一导电类型或第二相反导电类型的半导体层，位于所述第一表 面上且具有与所述第一表面相对的第二表面；以及填充有导电类型与该半导体层的导电类型相反的多晶半导体的 沟槽，该沟槽从所述第二表面通过该半导体层实质上至少延伸至所述 第一表面。
14. 根据权利要求13的器件，还包括位于所述第一表面和半 导体层之间的氧化物隔离层。
15. 根据权利要求14的器件，还包括导电类型与该半导体层 的导电类型相反的埋层，该埋层位于所述第一表面和半导体层之间。
16. 根据权利要求15的器件，其中该沟槽实质上延伸通过该埋 层和该氧化物隔离层。
17. —种用于形成半导体器件的方法，包括如下步骤 设置具有笫一外表面的半导体衬底；在所述第一外表面上形成一个或多个半导体层，其中所述一个或 多个半导体层的最外层具有第二外表面；蚀刻从所述第二外表面向所述第一表面延伸的一个或更多沟槽；以及利用多晶半导体填充所述一个或多个沟槽。
18. 根据权利要求17的方法，还包括如下步骤在形成步骤和 填充步骤之间，在所述第二表面上设置抛光停止层。
19. 根据权利要求18的方法，其中填充步骤包括如下步骤 在所述抛光停止层上沉积多晶半导体至足以填充所述沟槽的厚度；以及去除位于该抛光停止层上的多晶半导体。
20. 根据权利要求17的方法，其中设置和形成步骤包括如下步设置第一半导体衬底； 在所述第一半导体衬底上形成氧化物层； 设置被结合至所述第一半导体衬底的第二半导体；以及 去除所述第一半导体衬底的一部分以形成所述一个或多个半导 体层的第二外表面。
全文摘要
为半导体器件提供结构和方法。器件(20)包括填充有高度掺杂的多晶半导体的沟槽(58)，其从表面延伸至器件的主体中，以实现尤其如下目的(i)减少衬底电流注入；(ii)减少导通电阻；和/或(iii)减少至衬底的热阻。对于隔离的LDMOS器件，横向隔离壁(32)(结合至源极)与埋层(24)之间的电阻减少，从而减少了衬底注入电流。当放置在横向器件的漏极或垂直器件的集电极中时，多晶填充的沟槽有效地放大了漏极或集电极区域，从而降低了导通电阻。对于形成在氧化物隔离层上的器件，多晶填充的沟槽理想地穿透该隔离层从而改进从有源区到衬底的热传导。多晶填充的沟槽通过蚀刻和重新填充便利地形成。也可以实现显著的面积节省。
文档编号H01L29/00GK101288173SQ200680030755
公开日2008年10月15日 申请日期2006年8月8日 优先权日2005年8月25日
发明者A·博斯, V·K·基姆卡, 朱荣华 申请人:飞思卡尔半导体公司