专利名称：半导体结构形成方法和该结构的制作方法
技术领域：
本发明总体上涉及半导体工艺，并且特别地涉及具有不同器件区 域的半导体结构。
背景技术：
伴随半导体工艺的技术进步，器件在尺寸上持续縮小。然而，在 器件尺寸縮小的同时，这些器件中的迁移率典型地劣化，原因是，例 如，需要改善的沟道掺杂来控制漏电流。为了改善由于器件縮小而劣
化的迁移率，形成有器件的硅可被应变。例如，对于n型器件，硅被 拉伸应变从而改善迁移率，对于p型器件，硅被压縮应变从而改善迁 移率。应该注意的是，硅的特定的应变影响器件性能，其中取决于所 施加的应变， 一种类型器件的性能可能优于另一种类型器件的性能。 而且，处理器件所使用的表面的晶体取向(crystal orientation)和沟道 的结晶定向(crystal direction)也影响器件的性能，其中特定的晶体取 向和结晶定向可能适合于一种器件，而不适合另一类型的器件。
对于CMOS (互补金属氧化物半导体)电路，需要n型器件例如 NMOS (N型金属氧化物半导体)器件以及p型器件例如PMOS (P型 金属氧化物半导体)两者。然而，当集成这些不同类型的的器件时， 可能因为工艺适合另一种类型的器件而牺牲一种类型的器件的性能。 因此，期望能够在相同的衬底上集成这些不同类型的器件而同时获得 这两种类型器件的高性能。
本发明通过例子图示，并且由下列附图所限制，其中相同的附图 标记指示相同的元件，并且其中
图l一ll图示了根据本发明的一个实施例形成平面器件和垂直器 件所使用的各种工艺步骤的剖面图；以及
图12和13图示了图11中器件的三维视图。
本领域技术人员了解为了简洁和清晰图中的元件不是按照比例绘
制。例如，为了帮助更好的理解本发明的实施例，其中一些元件的尺 寸相对于其它元件可能被夸大。
具体实施例方式
如上所述，当形成CMOS电路时，n型和p型器件都需要被集成 在同一衬底上。在一个实施例中，采用具有表面晶体取向(100)的双 轴向拉伸应变半导体层形成n型和p型器件。在一个实施例中，该n 型器件形成为平面的或水平的器件，以使此晶体取向(100)能够改善 n型器件的性能。在一个实施例中，所述p型器件形成为垂直器件，例 如FinFET (鳍片场效应晶体管)。当形成垂直器件时，其中形成了沟 道的表面的晶体取向变为(110)，其能改善p型器件的性能。然而， 为了允许使用双轴向拉伸应变半导体层而形成改善性能的p型器件， 松弛双轴向拉伸应变半导体层中的内在张力(intrinsic tension)，以使 内在张力被部分或全部去除。
在一个实施例中，为了松弛应变，在形成p型器件的区域中双轴 向拉伸应变半导体层被加厚了。结果，与将要形成平面n型器件的区 域相比，在将要形成垂直p型器件的区域形成的该半导体层具有较小 的拉伸应变。在一个实施例中，使得在将要形成p型器件的区域形成 的半导体层松弛，以使内在张力没有残留。可选择地，在这些区域中 的该半导体层只是部分地松弛。在加厚该半导体层之后，形成垂直p 型器件。因此，采用同样的应变半导体层集成了n型器件和p型器件， 同时保持两种类型器件的改善的性能。
图1示出了具有绝缘层12和叠置在绝缘层12上的应变半导体层
14的衬底10。在一个实施例中，衬底10可提供为绝缘层上的应变半
导体层(SSOI)，其中半导体层14包括，例如应变硅、应变锗、应变
硅锗、应变硅锗碳合金、应变碳化硅、应变碳掺杂硅、其它应变半导
体材料或它们的组合。(衬底io可以被称为直接在绝缘层上的应变半
导体层(SSDOI)，其中半导体层14直接在绝缘层12上)。在一个实 施例中，应变半导体层14是双轴向拉伸应变半导体层。在一个实施例 中，应变半导体层14具有平面内双轴向拉伸应力(stess)，该应力的 大约在l.O到1.5千兆帕斯卡(Gpa)，其相当于大约0.5-0.8%的应变。 在一个实施例中，应变半导体层14具有大于约l.OGpa的平面内双轴向 拉伸应力(stess)。而且，在一个实施例中，应变半导体层14可具有 在大约20到60纳米范围的厚度。在一个实施例中，应变半导体层14 可以具有任意厚度，只要它应变稳定，其中应变是热和机械稳定，从 而，例如，它可以承受如下文详细描述的后续松弛工艺中的热循环。
在一个实施例中，绝缘层12可以包括氧化物。可选择地，其它绝 缘层12可以包括其它绝缘材料，例如，铝化镧、氧化铪、氮化物、具 有低介电常数(K)(所谓低K，是指其K值小于二氧化硅的K值) 的任意介电质，或者它们的组合。在另一个实施例中，衬底10可不包 括绝缘层12。
衬底10包括用于形成具有第一导电类型的器件的第一器件区域 18和用于形成具有第二导电类型的器件的第二器件区域20。在一个实 施例中，区域18对应于将要形成n型器件或n沟道器件的n型区域， 而区域20对应于将要形成p型器件或p沟道器件的p型区域，这将参 照图3 — 13说明。注意每一个区域18和20可以是连续的或非连续区
域。而且，注意衬底io可以根据需要包含用于不同类型器件的任意数
量的区域。例如，衬底10可包括多个n型区域和多个p型区域。在一 个实施例中，区域18可以被称为n型区域，而区域20也可以被称为p 型区域。
图2示出了在区域18中的应变半导体层14上形成了图案化的掩 模层16之后，同时暴露出在区域20中的应变半导体层14的衬底10。 在一个实施例中，图案化的掩模层16是包括例如氮化物的硬掩模，并 且可根据传统的工艺步骤来形成和图案化。
图3示出了为了松弛在区域20中的应变半导体层14，而在区域 20中暴露的应变半导体层14的表面上生长了半导体层22之后的衬底 10。在一个实施例中，生长的半导体层22是有选择地外延生长。在一 个实施例中，生长的半导体层22生长到厚度大于图案化的掩模层16 的厚度。可选择地，图案化的掩模层16也可以厚于生长的半导体层22。 生长的半导体层22可以包括例如硅、锗、硅锗、硅锗碳、碳化硅、其
它m-v或n-vi半导体化合物或它们的组合。在一个实施例中，应变
半导体层14是应变硅层，半导体层22是外延生长的硅。在一个实施 例中，半导体层22是在大约400到950摄氏度范围内的温度生长，或 更优选地，在大约800至900摄氏度范围内的温度。(注意，通常用 于生长的较高温度可以使得应变半导体更加松弛。)注意，半导体层 14和生长的半导体层22可以用不同的材料来形成。例如，如果半导体 层14是硅，生长的半导体层22可以是上述列出的用于生长的半导体 层22的任意材料。如图3所示，区域20中的半导体层14和生长的半 导体层22结合作为半导体层24。
结果，与区域18中的半导体层14的一部分或多部分相比，区域 20中的半导体层14的一部分或多部分被加厚了。在一个实施例中，半 导体层24的厚度在大约40到100纳米范围内。可选择地，半导体层 24可以具有厚于大约IOO纳米的厚度。注意，在一个实施例中，在允 许区域20中的半导体层14的加厚同时，区域18中的图案化的掩模层 16的使用防止区域18中的半导体层14的加厚。
此外，当生长半导体层22时，松弛了区域20中半导体层14的拉 伸应变。在形成生长半导体层22后，执行反应性环境气体中的热处理
从而进一步松弛在半导体层24中的残余应变。在一个实施例中，该热
处理在大约400到1200摄氏度的温度范围内执行，或者，更优选地， 在大约900到1100摄氏度范围内和超过200毫托(Torr)的压力下执 行15-30分钟。反应性环境气体包括例如氯化氢或氢。
在一个实施例中，在热处理后，拉伸应变被完全去除从而导致半 导体层24松弛，使其具有大约0GPa的应力。在一个实施例中，拉伸 应力基本上被去除。可选择的，该拉伸应力被至少部分地去除。衬底 10的区域18中的图案化的掩模层16保护了应变半导体层14，从而使 区域18中半导体层14的一部分或多部分保持了拉伸应变。因此，区 域20中的半导体层24具有比区域18中半导体层14更小的拉伸应变。 如上所述，在一个实施例中，半导体层14的厚度被首先选择，从而使 其应变稳定以致于即使通过上文描述的热处理生成松弛的半导体层24 后它还保持拉伸应力。
图4示出了在生长的半导体层22上氧化形成氧化层26之后的衬 底10。传统的氧化工艺被用来形成氧化层26。在形成氧化层26后， 图案化的掩模层16被去除。例如，在一个实施例中，其中图案化的掩 模层16是图案化的氮化物硬掩模，使用例如热磷酸的湿法刻蚀可以用 来去除掩模。可选择地，在这个例子中，也可使用干法刻蚀。在可选 实施例中，包含其它绝缘材料的其它绝缘层可用来替代氧化层26。
图5示出了在去除图案化的掩模层16之后和形成图案化的掩模层 28之后的衬底10。图案化的掩模层28可包括光刻胶，或可选的可以 是硬掩模，并且可以采用传统的工艺和材料来形成和图案化。图案化 的掩模层28在区域18中定义了有源区并且在区域20中定义了鳍片结 构。
图6示出了在使用图案化的掩模层28去除半导体层14和生长半 导体层22的部分之后，得到区域18中的有源区32和在区域20中的
鳍片结构30的衬底10。有源区32对应于将要形成平面器件的有源区 (并且也可以称为有源区域32)。在一个实施例中，有源区32对应于 将要形成平面n型器件的有源区，并且，也可以称为n型有源区域。 注意，区域18根据需要可以包括任意数量的类似于有源区32的有源 区域，其中每一个有源区由拉伸应变半导体材料形成。因此，由于该 拉伸应变半导体材料，随后在这些有源区中形成的n型器件中将具有 改善的载流子迁移率。鳍片结构30对应于p型FinFET器件的鳍片部 分。注意，在可替换的实施例中，鳍片结构30替换地对应于例如垂直 单栅或双栅器件的垂直栅结构。区域20可以包括用于p型器件的任意 数量的鳍片结构，其中区域20可以包括例如FinFET和垂直双栅器件 的器件组合。
图7示出了去除图案化的掩模层28和随后形成叠置在有源区32 和鳍片结构30上的绝缘层34之后的衬底10。图案化的掩模层28可以 用传统工艺去除。如下文所述，绝缘层34用来形成毗连有源区32侧 壁的有源区隔离物。绝缘层34可以包括，例如，氧化物，氮化物、氮 氧化物、高K材料(具有高于二氧化硅的K值的材料)、低K材料、 具有等于二氧化硅的K值的材料、或它们的组合。例如，在一个实施 例中，绝缘层34包括二氧化硅。同样，注意，绝缘层34可以包括具 有不同绝缘材料的任意数量的层。
图8示出了各向异性刻蚀绝缘层34后，得到了区域18中的有源 区侧壁隔离物36和区域20中的隔离物38的衬底10。有源区侧壁隔离 物36毗连有源区32的侧壁。在图示的实施例中，有源区侧壁隔离物 36也毗连绝缘层12。还注意到有源区侧壁隔离物围绕有源区32。在一 个实施例中，有源区侧壁隔离物36将有源区32和其它器件隔离开， 例如与由鳍片30形成的垂直器件隔离开。然而，有源区侧壁隔离物36 可用于把有源区32和其它相邻器件隔离开，其它相邻器件包括其它平 面器件、其它垂直器件、或者器件的任意组合。注意，区域18可以包 括在区域18中任意数量的有源区，并且每一个有源区都包括例如隔离物36的围绕有源区侧壁隔离物。而且，由于绝缘层34可以包括任意 数量的具有不同绝缘材料的层，注意，导致有源区侧壁隔离物36也可 以包括任意数量的具有不同绝缘材料的层。
图9示出了用以保护区域18同时暴露区域20的图案化的掩模层 40形成之后的衬底10。图案化的掩模层40，在一个实施例中，是用传 统工艺形成的光刻胶掩模。形成图案化的掩模层40后，毗连鳍片结构 30的隔离物38被去除。例如，在一个实施例中，执行各向同性刻蚀来 去除隔离物38。参照关于鳍片结构30图示的，注意被图案化的掩模层 40暴露出来的来自区域20中所有鳍片结构的隔离物将被去除。因此， 图案化的掩模层40允许去除区域20中毗连鳍片结构的隔离物(如隔 离物3S),而同时保护区域18中的有源区侧壁隔离物(例如有源区侧 壁隔离物36)。去除隔离物38后，去除图案化的掩模层40。可使用 传统的工艺去除图案化的掩模层40。
图10示出了去除图案化的掩模层40并随后形成栅介电层42和44 之后的衬底IO。在一个实施例中，栅介电层42和44是在有源区32上 和沿着鳍片结构30的顶部和侧面生长的氧化物。可选的，栅介电层42 和44可以是高K介电材料，例如，氧化铪、硅化铪和其它铪的化合物。 可选的，也可以使用其它高K介电材料。然而在这个实施例中，栅介 电层42可沉积在有源区32、隔离物36、绝缘层12和鳍片结构30上。 可选的，栅介电层42和44可以具有不同的材料组分和/或厚度。
在一个实施例中，在去除图案化的掩模层40之后并在形成栅介电 层42和44之前，执行体掺杂。在一个实施例中，区域20被施以掩模， 同时对有源区32执行用于阱注入的体惨杂，并随后区域18被施以掩 模，同时在鳍片结构30上执行体掺杂。注意，执行体掺杂可以使用传 统的工艺和掺杂技术。
图11示出了叠置在有源区32、有源区侧壁隔离物36和鳍片结构
30上的图案化栅电极层46形成之后的衬底10。图案化栅电极层46可 以通过在衬底10上(在有源区32、有源区侧壁隔离物36和鳍片结构 30上)形成栅电极材料来行成，并随后图案化该栅电极层以形成图案 化栅电极层46。在一个实施例中，图案化栅电极层46是多晶硅栅电极 层，其构成多晶硅栅极。可选的，图案化栅电极层46可以包括任意栅 极材料(包括金属)或栅极材料的层以形成用于即将形成的器件所需 的栅极堆(stack)。可用传统工艺来形成图案化栅电极层46。而且， 如果高K介电质被用作栅介电层42和44，那么形成图案化栅电极层 46后，栅介电层42和44没有被图案化栅电极层46覆盖的部分将会被 去除。(注意，该图案化在图11中看不到，因为它发生在图11页面 的后方和图11页面前方的外部，但是参照图12的三维视图将更清楚。)
图12示出了图11器件的三维视图。因此，注意，图ll的剖面图 是沿着图12所示的穿过图案化栅电极层46的线进行剖面的。注意， 图12中用相同的附图标记来指示图l一ll中相同的元素。注意，栅介 电层42和44在图12中没有显示(从而不复杂化图12)，但是它应该 位于图案化栅电极层46和有源区32之间以及图案化栅电极层46和鳍 片结构30的垂直侧壁之间。
注意，应变平面器件50已形成在区域18中，并且部分应变或不 应变的垂直器件52 (例如，FinFET器件)已形成在区域20中。在图 示的实施例中，平面器件50是n型器件并且因此被称为n型平面器件 50，并且垂直器件52是p型器件并且因此可被称为p型垂直器件52 或p型FinFET器件52。在一个实施例中，有源区32的表面具有用于 改善的n型平面器件的器件性能的晶体取向(100)，并且鳍片结构30 的垂直侧壁表面具有用于改善的P型垂直器件的器件性能的晶体取向 (110)。在可选实施例中，有源区32和鳍片结构30中使用了不同的 晶体取向，其中有源区32的晶体取向用于改善的n型器件性能而鳍片 结构30的晶体取向用于改善的p型器件性能。而且，与平面n型器件 集成的垂直p型器件使用使得每一种类型的器件都具有各自的晶体取
向，从而可以改善每一种类型器件的性能而不劣化其它类型器件的性 能。在可选的实施例中，注意，平面器件可以是p型器件，而垂直器 件可以是n型器件，其中可以根据需要设计晶体取向以改善每一种器 件类型的性能。
形成图案化栅电极层46后，源/漏延伸区域可通过例如本领域所 公知的在图案化栅电极层46两边进行有角度注入而形成。可选的，也 可以不形成源/漏延伸区域。(源/漏延伸区域也可以称为电流电极延伸 区域。)
图13示出了在形成栅极隔离物62和源/漏区域54、 56、 58和60 之后的图12的器件50和52的相同三维视图。在延伸注入后，如果可 以，如图13所示沿着图案化栅电极层46的侧壁形成栅极隔离物62。 栅极隔离物62可以通过传统工艺和材料(或材料组合)形成，并且在 器件的有源区和栅电极之间提供隔离。例如，在器件50中，栅极隔离 物62在有源区32和图案化栅电极层46之间提供隔离，并且在器件52 中，栅极隔离物62在有源区(鳍片30)和图案化栅电极层46之间提 供隔离。因此，栅极隔离物62是将器件的有源区和器件的栅极部分隔 离，而不同于有源区侧壁隔离物36，后者是将器件的有源区和其它围 绕器件或区域隔离开，而不是隔开器件的栅极部分。
形成栅极隔离物62后，深源/漏注入形成在有源区32的顶部从而 形成平面器件50的源/漏区域54和56，以及形成在鳍片结构30的垂 直侧壁从而形成垂直器件52的源/漏区域58和60。形成源/漏区域54、 56、 58和60可使用传统的注入、掺杂、浓度调整(concentrations)和 照相制版术(processes)。注意，源/漏区域54、 56、 ， 58禾B60可以 被称为电流电极区域54、 56、 58和60。之后，可以使用传统工艺形成 基本完整的半导体器件。
注意，在最终器件中保留了有源区侧壁隔离物36。 BP，例如，半
导体器件(如平面器件50)的形成完成时，有源区侧壁隔离物36依然 在半导体器件中。如上所述，注意，在一个实施例中，图案化栅电极
层46形成在有源区侧壁隔离物36的至少一部分上，该有源区侧壁隔 离物36在形成图案化栅电极层46之后被保留下来，而没有被接着去 除掉。
而且，如图12和13所示，注意，有源区侧壁隔离物36围绕有源 区32 (该有源区32和鳍片结构30延伸到页面之前)。因此，在一个 实施例中，有源区侧壁隔离物36在器件的有源区例如有源区32和半 导体结构的至少非栅极部分之间提供隔离。该半导体结构可以是衬底 10的全部或部分及其中形成的器件或结构元件。例如，该半导体结构 是其它器件，如器件52 (或者是形成在衬底IO上的其它任何器件)或 其它围绕区域，半导体结构的非栅极部分可以包括不是器件栅极的任 何物体(例如器件52的鳍片30)。这些非栅极部分包括，例如，相邻 器件或其它围绕区域或不是器件栅极部分的其它任何物体。在这样的 样式中，有源区侧壁隔离物36把有源区32从其它器件或围绕区域隔 离开。例如，有源区侧壁隔离物36在器件50的有源区32和另一个器 件(例如器件52)或围绕区域之间提供隔离，而不是在有源区32和图 案化栅电极层46的叠置在有源区32上的部分之间提供隔离。注意， 而栅极隔离物62在图案化栅电极层46的叠置在有源区32上的部分和 有源区32之间提供隔离。
在一个实施例中，形成图案化栅电极层46后，鳍片结构30可以 被压縮应变从而进一步改善p型FinFET器件52的性能。例如，在一 个实施例中，高压縮应变的盖帽层(capping layer)可选择性地沉积在 区域20中的鳍片结构上(如鳍片结构30)，其引起FinFET器件的鳍 片结构中的压縮单轴向应力。(注意，在这个实施例中，高压縮应变 盖帽层没有形成在区域18中从而避免扰乱区域18中有源区的应变。)
因此，可理解可以如何利用拉伸应变半导体衬底来形成性能都有
所改善(例如改善的载流子迁移率)的n型和p型器件。通过利用拉 伸应变半导体衬底以在衬底的第一区域内形成有源区，n型器件可利用 拉伸应变和更适合n型器件的晶体取向形成，从而得到更优改善的迁 移率。同样，通过在该拉伸应变半导体衬底的部分有选择地松弛或降 低拉伸应力，可以在不降低其性能的情况下形成p型器件。也就是说， 在该衬底第二区域内的至少部分的拉伸应变半导体衬底可被松弛并用 来通过松弛(或进一步压縮应变)的鳍片结构形成p型器件(例如 FinFET器件或垂直双栅器件)。
进而，垂直和平面器件的集成虑及改善具有不同导电类型的器件 的性能的晶体取向的使用。例如，垂直p型器件(如FinFET或垂直双 栅器件)的形成虑及更适合p型器件的晶体取向的使用，同时平面n 型器件的形成虑及更适合n型器件的晶体取向的使用，由此改善两种 类型器件的载流子迁移率。可选的，取决于所使用的晶体取向，垂直n 型器件可以与平面p型器件集成。
虽然参考图1一12描述的实施例，是参照具有平面内双轴向拉伸 应力的应变半导体层14来讨论的，但是上面的描述也可以应用到具有 其它应力的半导体层14，例如，双轴向压縮应力、单轴向拉伸应力或 单轴向压縮应力。例如，水平器件可以用单轴向或双轴向拉伸或压縮 应变的半导体衬底形成，而同时单轴向或双轴向拉伸或压縮应变的半 导体衬底的其它部分可被松弛以形成垂直器件。S卩，对半导体衬底要 形成垂直器件的区域加厚，并且随后对这个区域的热处理(参考上面 图3中讨论的两种情况)也可用来去除或降低单轴向压縮应力半导体 衬底、单轴向拉伸应力半导体衬底或单轴向压縮应变半导体衬底的应变。
而且，能够得知如何利用例如有源区侧壁隔离物36的有源区侧壁 隔离物来提供器件的有源区和其它器件(其它平面器件、其它垂直器 件或其它器件的组合)、围绕区域或其它围绕非栅极部分之间的隔离。
以这样的方式，形成自衬底的有源区可以被更好的与围绕的器件或区 域隔离开。例如，有源区侧壁隔离物的使用能够改善不同类型器件的 集成度，例如平面和垂直器件。
在以上说明书中，本发明参考具体实施例来描述。然而，本领域 普通技术人员能理解，在不脱离如权利要求所阐明的本发明范围的情 况下，可以做出各种改进和改变。相应地，详细说明和附图的功能是 示意性的而非限制性的，并且本发明的范围意图包含所有那样的改进。
参照具体的实施例描述了有益效果、其它优点和问题的解决方案。 然而，这些有益效果、优点、问题的解决方案，以及使任意有益效果、 优点或问题的解决方案发生或变得更加显著的元素(多个元素)不构 成为全部或任意权利要求的关键的、所需的或本质的特征或元素。如 这里所用到的，术语"包含"、"包含有"或其它变化形式，都意图 覆盖非排斥的内涵，以使得构成元素列表的工艺、方法、物品或装置， 不只包括那些元素，还可以包括其它没有被上文明确列出的或那些工 艺、方法、物品或装置所固有的元素。
权利要求
1.一种用于形成半导体结构的方法，所述方法包括提供衬底，所述衬底包括叠置在绝缘层上的应变半导体层；提供用于形成具有第一导电类型的第一多个器件的第一器件区域；提供用于形成具有第二导电类型的第二多个器件的第二器件区域，其中所述第二导电类型不同于所述第一导电类型；以及加厚所述第二器件区域中的所述应变半导体层，从而所述第二器件区域中的所述应变半导体层的应变小于所述第一器件区域中的所述应变半导体层的应变。
2. 根据权利要求l所述的方法，还包括 不执行所述第一器件区域中的所述应变半导体层的加厚。
3. 根据权利要求1所述的方法，其中所述的加厚步骤包括 在所述第二区域中外延生长所述应变半导体层。
4. 根据权利要求1所述的方法，其中所述的衬底包括SSOI (绝缘 体上的应变半导体)衬底。
5. 根据权利要求l所述的方法，其中所述第一导电类型是n型并 且所述第二导电类型是p型。
6. 根据权利要求l所述的方法，其中所述第一多个器件包括平面 器件并且所述第二多个器件包括垂直器件。
7. 根据权利要求l所述的方法，其中用于平面器件的所述应变半 导体层的晶体取向包括(100)，并且用于垂直器件的所述应变半导体 的晶体取向包括(110)。
8. 根据权利要求6所述的方法，其中所述垂直器件包括FinFET 器件。
9. 根据权利要求1所述的方法，其中所述的加厚步骤包括 形成叠置在所述第一区域上的掩模层；以及在所述第二区域中而不在所述第一区域中执行选择性外延生长以 加厚所述应变半导体层。
10. 根据权利要求9所述的方法，其中外延生长的应变半导体层的部分的厚度比所述掩模层的厚度更厚。
11. 根据权利要求9所述的方法，其中所述选择性外延生长是在 大约400到950摄氏度范围内的温度下执行的。
12. 根据权利要求9所述的方法，进一步包括 在所述执行选择性外延生长步骤之后，在大约400到1200摄氏度范围内的温度下热处理所述半导体结构。
13. 根据权利要求9所述的方法，进一步包括 在所述执行选择性外延生长步骤之后，在包含选自氢和氯化氢酸构成的组的化学物质的环境中热处理所述半导体结构。
14. 根据权利要求1所述的方法，其中所述第一器件区域的所述 应变半导体层的拉伸应力大于1.0 G Pa。
15. 根据权利要求1所述的方法，其中所述第二器件区域的所述 应变半导体层的拉伸应力大约是0 G Pa。
16. 根据权利要求1所述的方法，其中所述第一多个器件包括n沟道器件并且所述第二多个器件包括P沟道器件。
17. 根据权利要求l所述的方法，进一步包括 形成叠置在至少所述第一器件区域的有源区上的绝缘层； 各向异性刻蚀所述绝缘层；以及各向异性刻蚀所述绝缘层后，叠置于所述绝缘层的至少一部分上 沉积栅电极材料。
18. —种用于形成半导体结构的方法，所述方法包括 提供衬底，所述衬底包括叠置在绝缘层上的应变半导体层； 提供包括具有第一导电类型的第一多个器件的第一器件区域； 提供包括具有第二导电类型的第二多个器件的第二器件区域，其中所述第二导电类型不同于所述第一导电类型；以及当形成所述第二多个器件时，在所述第二器件区域中外延生长所 述应变半导体层，而当形成所述第一多个器件时，在所述第一器件区 域中不外延生长所述应变半导体层。
19. 根据权利要求18所述的方法，其中所述第二器件区域中的所 述应变半导体层具有小于所述第一器件区域中的所述应变半导体层的 拉伸应力。
20. —种用于形成半导体结构的方法，所述方法包括-提供衬底，所述衬底包括叠置在绝缘层上的应变半导体层； 提供包括具有第一导电类型的第一多个器件的第一器件区域； 提供包括具有第二导电类型的第二多个器件的第二器件区域，其中所述第二导电类型不同于所述第一导电类型；以及当形成所述第二多个器件时，在所述第二器件区域中外延生长所 述应变半导体层；形成叠置在至少所述第一器件区域的有源区上的绝缘层； 各向异性刻蚀所述绝缘层；以及各向异性刻蚀所述绝缘层后，叠置于所述绝缘层的至少一部分上 沉积栅电极材料。
全文摘要
形成半导体结构包括提供具有叠置在绝缘层(12)上的应变半导体层(14)的衬底(10)，提供用于形成具有第一导电类型的第一多个器件的第一器件区域(18)；提供用于形成具有第二导电类型的第二多个器件的第二器件区域(20)，以及加厚在第二器件区域中的应变半导体层，从而在第二器件区域中的应变半导体层的应变小于在第一器件区域中的应变半导体层。可选地，形成半导体结构包括提供具有第一导电类型的第一区域(18)，形成叠置在至少第一区域的有源区(32)上的绝缘层(34)，各向异性刻蚀该绝缘层，以及在各向异性刻蚀该绝缘层之后，叠置于该绝缘层至少一部分上沉积栅电极材料(46)。
文档编号H01L31/00GK101341597SQ200680040720
公开日2009年1月7日 申请日期2006年10月20日 优先权日2005年10月31日
发明者达 张, 比希-安·阮, 翁-耶·希恩, 建 陈, 马里亚姆·G·萨达卡 申请人:飞思卡尔半导体公司