交叉点结构的半导体存储装置的制作方法

专利名称：交叉点结构的半导体存储装置的制作方法
技术领域：
本发明涉及一种交叉点结构的半导体存储装置，该半导体存储装置 具有在相同方向上延伸的多个第一电极布线、与该第一电极布线交叉的 多个第二电极布线、用于在第一电极布线和第二电极布线的交点处存储 数据的存储材料体。
背景技术：
通常，对于DRAM、 NOR型闪存、FeRAM等半导体存储装置来说，
构成一个存储单元。相对;此，交叉点结构的存储单元废弃该选择晶体 管而仅配置在位线和字线的交点(交叉点)出存储数据的存储材料体来 形成。对于该交叉点结构的存储单元构成来说，由于不使用选择晶体管 而直接读出所选择的位线和字线的交点的存储数据，所以，存在由来自 连接到与选择存储单元相同的位线或者字线上的非选择存储单元的寄 生电流所导致的动作速度的延迟、功耗增大等问题，但是，因为是简单 的结构，所以，能够实现大容量化，这一点引人关注。并且，该交叉点 结构的存储单元结构的半导体存储装置在MRAM (磁阻存储器)、 FeRAM (铁电存储器)、RRAM (电阻存储器)等中被披露。此外， MR AM是利用存储单元的存储材料体所具有的铁磁性隧道磁阻效应 (TMR效应:Tunneling Magneto Resistance)、即由f兹化方向的不同引 起的电阻变化来存储数据的非易失性存储器的一种。另外，FeRAM是 利用存储单元的存储材料体所具有的铁电特性(ferroelectric)、即由电 场引起的残留极化的不同来存储数据的非易失性存储器的 一种。另外， RRAM(注册商标)是利用由电场引起的电阻抗变化效应来存储数据的 非易失性存储器的一种。
并且，例如在下述专利文献1的图2等中披露了具有交叉点结构的 存储单元结构的MRAM,在下述专利文献2的图2等中披露了具有交叉 点结构的存储单元结构的FeRAM,另外，在下述专利文献3的图6等 中披露了具有交叉点结构的存储单元结构的RRAM。在图10中示出交叉点结构的半导体存储装置的一方式的概略方框 结构。半导体存储装置500具有控制电路506、读出电路505、位线译 码器502、字线译码器503、电压脉冲发生电路504作为存储单元阵列 501的外围电路。
控制电路506控制存储单元阵列501的写入、删除、读出。在与地 址信号相对应的存储单元阵列501内特定的存储单元中存储数据，该数 据经由读出电路505输出到外部装置。控制电路506基于地址信号、写 入时的数据输入、控制输入信号来控制位线译码器502、字线译码器503、 电压脉冲发生电路504,从而控制存储单元阵列501的读出动作、写入 动作以及删除动作。在图IO示出的例子中，对于控制电路506来说， 虽然未图示，但是，具有一般的地址緩沖电路、数据输入输出緩沖电路、 控制输入緩冲电路的功能。
字线译码器503连接到存储单元阵列501的各字线，选择与地址信 号相对应的存储单元阵列501的字线，位线译码器502连接到存储单元 阵列501的各位线，选择与地址信号相对应的存储单元阵列501的位线。
电压脉冲发生电路504产生存储单元阵列501的读出动作、写入动 作以及删除动作所需要的位线、字线的各电压。在写入动作时，以仅在 根据地址信号所选择的存储单元的存储材料体的位线和字线间施加比 写入所需的电压大的电压的电压脉沖的方式，设定位线、字线的各电压， 并从电压脉冲发生电路504分别经由位线译码器502和字线译码器503 向选择、非选择位线和选择、非选择字线施加。对于写入电压脉沖来说， 以由控制电路506所设定的脉冲宽度来控制施加时间，并被施加在选择 存储单元的存储材料体上，进行写入。
图11是以RRAM为一例的存储单元阵列601的等效电路。本例的 存储单元阵列601具有M条位线和N条字线，在各位线和各字线的交 点配置作为存储材料体的可变电阻体Rver,从而构成MxN个存储单元。 位线B1、 B2、 B3、…、BM与位线译码器602电连接，字线W1、 W2、 W3、…、WN与字线译码器603电连接，在读出动作、写入动作和删除 动作时分别适用的电压^皮施加给各布线。
作为存储材料体，不仅是可变电阻体Rver,在FeRAM(铁电存储器) 的情况下，可以是铁电材料，在MRAM(磁阻存储器)的情况下，可以 是具有TMR效应的膜。专利文献1:日本特开2001-273757号公报 专利文献2:日本特开2003-288784号公报 专利文献3:日本特开2003-68983号公报
为了便于理解现有的交叉点结构的半导体存储装置的问题，利用图 12示出的4x4个简单的存储单元阵列进行以下说明。此外在这里，与图 11相同地，以将存储材料体作为可变电阻体Rver的RRAM为例。
该存储单元阵列701由与位线译码器703相连接的4条位线(Bl、 B2、 B3、 B4)、与字线译码器703相连接的4条字线(Wl、 W2、 W3、 W4)、以及在各交点具有可变电阻体的4x4个存储单元构成。
图13是作为该存储单元阵列的一方式的元件结构的平面示意图。 作为位线的上部电才及布线36和作为字线的下部电才及布线34来"^兌，以下 部电极布线34与上部电极布线36交叉的方式排列。对于上部电极布线 36和下部电极布线34来说，在其端部经由金属布线31和32分别与位 线译码器(未图示)和字线译码器(未图示)相连接。
另外，图14的(a)图是沿着图13中的S9-S9线的概略剖视图， (b)图是沿着S10 - S1()线的概略剖视图。作为存储材料体的可变电阻体 35配置在形成于基底衬底33上的下部电极布线34和上部电极布线36 之间。另外，上部电极布线36以及下部电极布线34利用隔着在其端部 所设置的触点37的金属布线31以及32,电连接到位线译码器或者字线 译码器。
但是，上部电极布线36以及下部电极布线34即使是低电阻的导电 性材料，也具有些许的布线电阻。因此，在处于离位线译码器以及字线 译码器更远位置的交点的存储单元中，该上下电极布线的布线电阻叠 加。
因此，例如，如图12所示，将作为位线的上部电极布线36的一交 点间的布线电阻值设为RB,将作为字线的下部电极布线34的一交点间 的布线电阻值设为Rw,另外，将位线Bx和字线Wy的交点的单元的坐 标用(x,y)表示，将离位线译码器以及字线译码器最近的位置即(1, 1) 的单元的布线电阻值设为基准值(=0),在该情况下，各交点部的离基 准单元(l, 1 )的相对布线电阻的增加如图15所示。
即，在(2, l)单元中，处于和基准单元(l, l)相同的最接近位 线译码器702的位置，所以，没有由作为位线B2的上部电极布线36引起的电阻值的增加。另一方面，对于由作为字线Wl的下部电极布线34 引起的电阻值的增加来说，相对基准单元(l, 1),附加了一交点的电 阻值Rw。因此，该位置单元的相对布线电阻值的增加总计为Rw。
同样地，当考虑(l, 2)单元的布线电阻的增加时，由于仅附加作 为位线B2的上部电极布线36的一交点的电阻，所以，相对布线电阻值 的增加为RB。
另外，在(4, 4)单元中，附加上部电极布线36的3个交点的电 阻和下部电4及布线34的3个交点的电阻，所以，该位置单元的相对布 线电阻值的增加总计为3RW+3RB。因此，如图15所示，在4x4个存储 单元中产生(式1 )的布线电阻值的偏差。
0~3RW+3RB ...(式1 )
通常，在NxN个存储单元的情况下，对于上部电极布线36以及下 部电极布线34来说，到位于离位线译码器以及字线译码器最远的位置 的(N,N)单元，都相对基准单元(l, 1 )存在(N-1 )个交点的布线 电阻的增加，因而产生(式2)的布线电阻值的增加。
0~ (N-l) xRw+ (N-l) xRb…(式2)
对于该电极布线的电阻来说，成为沿着上部以及下部电才及布线的电 压降，所以，关系到读出动作、写入动作以及删除动作时的动作电压的 下降。换言之，实质上施加在作为存储材料的可变电阻体上的有效电压 沿上部以及下部电极布线而减少，导致使读出动作、写入动作以及删除 动作时的数据的分离特性恶化。
在这里，例如，作为上部电极布线36以及下部电极布线34，选择 电阻率尽可能小的材料，伴随微细化、高集成化，与位线以及字线相连 的元件数(即，式2中的N)也增大，所以，伴随作为半导体存储装置 的容量变大，问题变得更加显著。
为了稍微改善该问题，也存在从位线以及字线的存储单元阵列的两 端对来自位线译码器以及字线译码器的金属布线进行连接的方法，但 是，仅能将上述的电阻偏差降到一半，不会成为本质的解决方法。另夕卜， 也存在使用电阻率较小的多层金属布线，每隔存储单元阵列内的几个单 元设置进行上部电极布线或下部电极布线和位线译码器或字线译码器 的连接的连接部，来抑制由上下电极布线电阻引起的电压下降的方法， 但是，为了补偿元件数的增加，沿着上下电极布线需要多个该连接部，相应地存在存储单元阵列的面积变大或者为了形成多层金属布线而使 步骤工艺变得复杂这样的缺点。
另外，特别地，对于作为本例的RRAM或者FeRAM等来说，有时 根据其材料更期望使用贵金属材料作为电极材料。对于该贵金属材料来
说，与Al、 Cu等一般的金属布线材料相比，电阻率(即，式(2)中的 Rw或Rb)校高，因而，在这些存储材料体的情况下，问题更大。

发明内容
本发明鉴于上述问题，其目的在于提供一种具有在相同方向上延伸 的多个第一电极布线、与该第一电极布线交叉的多个第二电极布线、用 于在第一电极布线和第二电极布线的交点存储数据的存储材料体的交 叉点结构的半导体存储装置，在存储单元阵列中，使由第一电极布线或 第二电极布线引起的布线电阻的增加均匀，使在读出动作、写入动作以 及删除动作时施加在存储材料体上的有效电压相对存储单元阵列内的 任意单元为恒定，偏差少并且数据分离特性优良。
为了实现上述目的，在本发明的交叉点结构的半导体存储装置中， 具有在相同方向上延伸的多个笫一电极布线、与该第一电极布线交叉的 多个第二电极布线、用于在第一电极布线和笫二电极布线的交点存储数 据的存储材料体，其特征在于到任意交点的第一电极布线的布线电阻 值与到该交点的第二电极布线的布线电阻值之和，在各任意交点彼此间 实质上为恒定。
另外，在本发明的交叉点结构的半导体存储装置中，具有在相同方 向上延伸的多个第一电极布线、与该第一电极布线交叉的多个笫二电极 布线、用于在第一电极布线和第二电极布线的交点存储数据的存储材料 体，其特征在于对所述多个第一电极布线和所述多个第二电极布线的 至少任意一方连接有负载电阻体，该负载电阻体用于使到任意交点的笫 一电极布线的布线电阻值与到该交点的笫二电极布线的布线电阻值之 和在各任意交点彼此间实质上为恒定。
另外，在本发明的交叉点结构的半导体存储装置中，具有在相同方 向上延伸的多个第一电极布线、与该第一电极布线交叉的多个第二电极 布线、用于在笫一电极布线和第二电极布线的交点存储数据的存储材料 体，其特征在于在所述多个第一电极布线和所述多个第二电极布线的各交点配置所述存储材料体，形成存储单元阵列，在所述多个第一电极 布线和所述多个第二电极布线的至少任意一方的比存储单元阵列更靠 外側的区域连接有调整电极布线的电阻值的负载电阻体。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于负 载电阻体的电阻值在各电极布线彼此间依次阶梯性地不同。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于与 多个第 一 电极布线相连接的负载电阻体的电阻值在各负荷电阻彼此间， 以如下的值依次阶梯性地不同，即，该值实质上等于与该电极布线交叉 的所述第二电极布线延伸的方向上的一交点间的所述第二电极布线的 布线电阻值。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于与 多个第二电极布线相连接的负载电阻体的电阻值在各负载电阻彼此间， 以如下的值依次阶梯性地不同，即，该值实质上等于与该电极布线交叉 的所述第 一 电极布线延伸的方向上的 一交点间的所述第 一 电极布线的 布线电阻值。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于负 载电阻体由第一电极布线或者第二电极布线的一部分构成。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于第 一电极布线的布线长度在该电极布线彼此间不同或者笫二电极布线的 布线长度在该电极布线彼此间不同。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于第 一电极布线包括M条的条数，将该电极布线延伸的方向上的一交点间的 间隔设为L!、将一交点间的布线电阻值设为RB、将第二电极布线延伸 的方向上的 一 交点间的该第二电极布线的布线电阻值设为Rw的情况 下，多个第一电极布线的布线长度在各电极布线彼此间以(m-1 ) xL! x (RW/RB)的长度依次阶梯性地不同，其中，m=l, 2, 3,…，M, M为自然数。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于第 二电极布线包括N条的条数，将该电极布线延伸的方向上的 一 交点间的 间隔设为L2、将一交点间的布线电阻值设为Rw、将第一电极布线延伸 的方向上的一交点间的该第一电极布线的布线电阻值设为RB的情况下， 多个第二电极布线的布线长度在各电极布线彼此间以(n- 1 ) xL2x (RB/Rw)的长度依次阶梯性地不同，其中，n=l, 2, 3,…，N， N为自然数。
另外，在本发明的交叉点结构的半导体存储装置，具有在相同方 向上延伸的多个第一电极布线；与该第一电极布线交叉的多个第二电极 布线；交叉点结构的存储单元阵列，在第一电极布线和笫二电极布线的 各交点具有用于存储数据存储材料体;对该存储单元阵列内的任意存储 单元施加动作电压的位线译码器、字线译码器以及电压脉沖发生电路， 其特征在于，具有与所述第一电极布线以及所述第二电极布线的至少任 意一侧相连接的、电阻值在各电极布线彼此间依次阶梯性地不同的负载 电阻体，具有所述负载电阻体，由此，从电压脉沖发生电路至隔着第一 电极布线的任意交点的寄生电阻值与从电压脉沖发生电路至隔着第二 电极布线的该交点的寄生电阻值之和在各任意交点彼此间实质上为恒 定。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于存 储数据的存储材料体具有铁电体特性。
另外，在本发明的交叉点结构的半导体存储装置，其特征在于存 储数据的存储材料体具有铁磁性隧道磁阻效应。
另外，在本发明的的交叉点结构的半导体存储装置，其特征在于 存储数据的存储材料体由可变电阻体材料构成。
并且在这里，如上所述的实质上的恒定并不意味着完全地恒定，也 包括具有一定范围的大致恒定。
在本发明的交叉点结构的半导体存储装置中，到存储单元阵列内的 任意交点的第一电极布线的布线电阻值与到该交点的第二电极布线的 布线电阻值之和在各任意交点彼此间实质上为恒定，所以，到各任意交 点的由电极布线电阻引起的电压降变为一样，能够实现施加在位于各交
此，、在本发明的交叉点结构的半导体;储装置中，能够提供一种读出动 作、写入动作以及删除动作时的数据分离特性优良的半导体存储装置。
另外，在本发明的交叉点结构的半导体存储装置中，在第一电极布 线或者第二电极布线的至少任意一个上连接以调整存储单元阵列内的
电极布线电阻值的偏差为目的的负载电阻体，从而能够实现施加在位于 各交点的存储材料体的有效动作电压的偏差几乎不存在的存储单元阵列。


图1是本发明的交叉点结构的半导体存储装置的MxN个存储单元
阵列的等效电路图。
图2是本发明第一实施方式的4x4个存储单元阵列的等效电路图。 图3是本发明第一实施方式的4x4个存储单元阵列的各单元中的相
对的布线电阻值的图。
图4是本发明第二实施方式的4x4个存储单元阵列的平面示意图。 图5 (a)是沿着图4中的S-Si线的概略剖视图，(b)是沿着图
4中的S2-S2线的概略剖视图，(c)是沿着图4中的S3-S3线的概略
剖视图，(d)是沿着图4中的S4-S4线的概略剖视图。
图6 (a)是沿着图4中的S5-S5线的概略剖视图，(b)是沿着图
4中的S6-S6线的概略剖视图，(c)是沿着图4中的S7-S7线的概略
剖视图，(d)是沿着图4中的S8-Ss线的概略剖视图。
图7(a)是沿着本发明的第三实施方式的4x4个存储单元阵列的位
线Bl的概略剖视图，(b)是沿着该存储单元阵列的位线B4的概略剖
视图，(c)是沿着该存储单元阵列的字线Wl的概略剖视图，(d)是
沿着该存储单元阵列的字线W4的概略剖视图。
图8是表示本发明第四实施方式的10x4个存储单元阵列的各单元
中的相对布线电阻值的图。
图9是表示本发明第五实施方式的8x8个存储单元阵列的各单元中
的相对布线电阻值的图。
图IO是表示交叉点结构的半导体存储装置的概略方框结构的框图。 图ll是现有的交叉点结构的半导体存储装置的MxN个存储单元阵
列的等效电路图。
图12是现有的4x4个存储单元阵列的等效电路图。 图13是现有的4x4个存储单元阵列的平面示意图。 图14 (a)是沿着图13中的S9-S9线的概略剖视图，(b)是沿着
图13中的S10-SK)线的概略剖视图。
图15是现有的4x4个存储单元阵列的各单元中的相对的布线电阻
值的图。符号说明
11、 12、 21、 22、 31、 32金属布线
13、 23、 33基底衬底
14、 24、 34下部电极布线
15、 25、 35、 Rver可变电阻体
16、 26、 36上部电极布线
17、 27、 37触点
28、 RX1、 RX2、…、RXM、 RY1、 RY2……、RYN负载电阻体
101、 201、 501、 601、 701存储单元阵列
102、 202、 302、 402、 502、 602、 702位线译码器
103、 203、 303、 403、 503、 603、 703字线译码器 500半导体存储装置
504电压脉沖发生电路
505读出电路
506控制电路
Bl、 B2、…、Bx、…、BM位线 Wl、 W2、…、Wy、…、WM字线
具体实施例方式
下面，根据附图详细地说明本发明的半导体存储装置及其制造方法 的实施方式。
(第一实施方式)
图1是本发明的交叉点结构的半导体存储装置的等效电路图。在本 发明的交叉点结构的半导体存储装置中，在具有MxN个存储单元的存 储单元阵列101内的位线B1、 B2、 B3、…、BM (相当于第一电极布线 和第二电极布线内的一方)和位线译码器103之间、以及在以与各位线 交叉的方式排列而成的字线Wl、 W2、 W3、…、WN(相当于第一电极 布线和第二电才及布线内的另一方)和字线i奪码器102之间，即，在各位 线以及各字线的存储单元阵列的外侧区域，分别配置有负载电阻 体RX1、RX2、…、Rxm以及Rw、Ry2…、Ryn,该负载电阻体R幻、Rx2、…、
RXM以及RY1、 RY2…、RYN的目的是进行调整，以降低存储单元阵列内
的布线电阻的偏差。为了利用本发明清楚能够如何降低布线电阻的偏差，与图12同样 地，以下，利用4x4个简单的存储单元阵列即图2以及图3进行说明。 此外，在这里也将位线的一交点间的布线电阻值设为RB,将字线的一交 点间的布线电阻值设为Rw。
图2是本发明的第一实施方式的4x4个存储单元阵列的等效电路 图。在位线译码器202、以及字线译码器203之间附加有作为本发明特 征的负载电阻体Rxi、 RX2、 RX3、 Rx4以及Ryi、 RY2、 RY3、 RY4。
图3是以图2的4x4个存储单元阵列201内的相对的布线电阻的增 加为恒定的方式设定各负载电阻体的值的例子。即，设Rxi-3Rw, Rx2=2Rw, Rx3=Rw， Rx4=0， Ryi=3Rb, Ry2=2Rb， Ry3=Rb, Ry4=0。
离位线译码器202以及字线译码器203最近的位置即基准单元(1， 1)的布线电阻值与图15中的现有的基准单元相比，由于新附加的负载 电阻体R幻以及Rw,布线电阻增加3RW+3RB。在本实施方式中，将其 作为基准值(=3Rw+3RB)。
接着，当考虑(2, 1)单元的布线电阻的增加时，对于位线B2的 的电阻值的增加来说，比基准单元(l, l)小负载电阻体的差Rw。另 一方面，对于字线Wl的电阻值的增加来说，相对基准单元(l， 1), 大字线的一交点的电阻值Rw,因而，该位置单元的相对的布线电阻值 的增加相抵，与基准单元(l, l)相同。
同样地，在(l, 2)单元中，对于字线W2，负载电阻体比基准单 元(l， I)小Rb,对于位线，大位线的一交点的电阻值RB，因而相抵， 与基准单元(1, 1 )相同。
另外，在(4, 4)单元中，对于位线B4，增加位线的三个交点的 电阻，但是，字线W4的负载电阻体比基准单元(1, 1)小3Rb,所以 与基准单元(l, l)相抵，没有变化。另一方面，对于字线W4，交点 的增加和位线B4的负载电阻体的减少也相同，因而，将位线B4侧以及 字线^4侧相加后的布线电阻的增加与基准单元(1, l)相抵，没有变 化。'
因此，如图3所示，对于4x4个的所有存储单元，布线电阻的相对 的增加全都为3Rw + 3RB这样的恒定值，能够解决作为现有课题的电阻 值偏差这样的问题。 (第二实施方式)本发明第二实施方式的交叉点结构的半导体存储装置示出用于实
现第一实施方式的具体方法。即，为了实现图2的4x4个存储单元阵列， 如图4所示，使作为位线的上部电极布线14以及作为字线的下部电极 布线16的长度分别在位线译码器以及字线译码器方向上延长，由此， 形成负载电阻体部。
在图4中，当将作为位线的上部电极布线14的一交点间的长度设 为L"将作为字线的下部电极布线16的一交点间的长度设为U时，上 部电极布线14以及下部电极布线16的平均单位长度的布线电阻值分别 为如下的式3以及式4。
Rb/L广.(式3) Rw/L2..'(式4)
在这里，例如，为了将与位线B3 (S3-S3线)相连接的负载电阻体 部分的电阻值如图3所示那样作成lRw，使该位线B3在位线译码器方 向上加长如下长度来实现，该长度为将该电阻值Rw除以式3所示的 平均单位长度的布线电阻值(RB/LO后的、式5示出的长度。 Rw+ (Rb/Li)^x (Rw/Rb)…(式5)
同样地，位线B2(S2-S2线)在位线译码器方向上加长2xL！ x (Rw /Rb)的长度即可，位线Bl (S广Sl线)在位线译码器方向上加长3 xL!x (RW/RB)的长度即可。另外，对于位线B4 (S4-S4线)来说， 不需要利用负载电阻体进行增加，所以，以原长度即可。
另一方面，对于字线W3 (S7-S7线)，使该字线W3在字线译码 器方向上加长如下长度来实现图3示出的负载电阻体，该长度为将电 阻但Rb除以式4示出的平均单位长度的布线电阻值(Rw/L2)后的、 式6示出的长度。
RB+ (Rw/L2) =L2x (Rb/Rw)…(式6)
同样，字线W2 (S6-S6线)在字线方向上加长2xL2x (RB/RW) 的长度即可，字线Wl (S5-S5线)在字线方向上加长3xL2x (RB/ Rw)的长度即可。另外，对于字线W4 (S8-Ss线)来说，不需要利用 负载电阻体进行增加，所以，以原长度即可。
在本实施方式中，以与上部或者下部电极布线材料相同的材料形成 负载电阻体，所以，对于作为位线的上部电4及布线，在上部电才及布线被: 此间，长度依次阶梯性地相差式5所定义的长度即可，另外，对于作为字线的下部电才及布线，在下部电才及布线;f皮此间，长度依次阶梯性地相差
式6所定义的长度即可。在这里，特別在Rb-Rw的情况下，式5以及式 6分别变为1^以及L2，所以，在上部电极布线方向以及下部电极布线方 向的一交点间的布线电阻值相同的情况下，对于上部以及下部电极布线 来说，分别使长度依次阶梯性地延长其延伸方向上的 一交点间的间隔即可。
接着，图5的(a)图~ (d)图分别是沿着图4中的S!线-S4 -S4线的概略剖视图。在形成在基底衬底13上的下部电极布线14和上 部电极布线16之间配置有作为存储材料体的可变电阻体15,上部电极 布线16利用隔着触点17的金属布线11连接到位线译码器(未图示)。 可以考虑基底衬底13是适宜形成构成半导体存储装置的外围电路等的 衬底，但是，为了形成下部电极布线14，优选其表面是绝缘膜。对于从 接近位线译码器侧的最端部的单元至触点17的上部电极布线16的长度 来说，从图5的(d)图到(c)图、(b)图、(a)图，依次加长式5 所定义的长度。此外，在图4以及图5中，用虚线表示该上部电极布线 16长度的增加。
另一方面，图6的(a)图~ (d)图分别是沿着图4中的S5-Ss线 Ss-S8线的概略剖视图。在形成在基底衬底13上的下部电极布线14和 上部电才及布线16之间配置有作为存储材库+体的可变电阻体15，下部电 极14利用隔着触点17的金属布线12连接到字线译码器(未图示)。 对于从接近字线译码器侧的最端部的单元至触点17的下部电极布线14 的长度来说，从图6的(d)图到(c)图、(b)图、(a)图，依次加 长式6所定义的长度。此外，在图4以及图6中，用虚线表示该下部电 极布线14长度的增加。
在以上说明的本发明第二实施方式中，以与上下电极布线材料相同 的材4牛形成负载电阻体,所以，利用上部电4及以及下部电4及布线的布局 变更这样简单的方法，就能够容易地实现在第一实施方式中所说明的效 果。
另外，在本发明第二实施方式中，如图4所示，使占据负载电阻体 部分的上部以及下部电极布线在位线译码器以及字线译码器方向上直 线地延长，但是，布局的自由度并不限于此。例如，利用使更长的负载 电阻体部分的布线向负载电阻体部分的布线较短的位线侧或字线侧适当地弯曲这样的布局，能够有效地利用存储单元阵列和位线以及字线译 码器之间的区域。
(第三实施方式)
本发明第三实施方式的交叉点结构的半导体存储装置与笫二实施
方式相同地，涉及用于实现图2的4x4个存储单元阵列的具体方法。
图7是图2的4x4个存储单元阵列的概略剖视图，(a)图是沿着 位线Bl的概略剖视图，(b)图是沿着位线B4的概略剖视图。在本实 施方式中，与第二实施方式相同地，在形成在基底衬底23上的下部电 极布线24和上部电极布线26之间配置有作为存储材料体的可变电阻体 25,上部电极布线26利用隔着触点27的金属布线21连接到位线译码 器(未图示)。可以考虑基底村底23是适宜形成构成半导体存储装置 的外围电路等的衬底，但是，为了形成下部电极布线24,优选其表面是 绝缘膜。在本实施方式中，在触点27内配置具有预定电阻值的材料， 并将其作为负载电阻体28。并且，从位线Bl到B4依次改变上部电极 布线26端部的触点27的大小，从而使负载电阻体28的电阻值阶梯性 地变化。即，在最接近字线译码器的位线B1处，是最小的触点的大小， 在离字线译码器最远的位线B4处，是最大的触点的大小。
另外，同样地，图7的(c)图是沿着图2的4x4个存储单元阵列 的字线Wl的概略剖视图，图7的(d)图是沿着该存储单元阵列的字 线W4的概略剖视图。在本实施方式中，与第二实施方式相同地，在形 成在基底衬底23上的下部电极布线24和上部电极布线26之间配置作 为存储材料体的可变电阻体25,下部电极布线24利用隔着触点27的金 属布线22而连接到字线译码器(未图示)。并且，从字线Wl到W4 依次改变下部电极布线24端部的触点27的大小，从而使负载电阻体28 的值阶梯性地变化。即，在最接近位线译码器的字线Wl处，是最小的 触点的大小，在离位线译码器最远的字线W4处，是最大的触点大小。
形成用于具体地实现第一实施方式的负载电阻体的方法并不限于 上述的第二以及第三实施方式的方法。例如，在第二实施方式中，使上
;才料，由此 能句;使负载电阻体部分;的占有面积比第二实施方式;斤记载
的方法小。另外，作为负载电阻体，可以由外围电路的栅极电极布线或 者利用了半导体衬底上的扩散层的布线形成。(第四实施方式)
在以上所说明的第 一至第三实施方式中，作为负载电阻体的电阻值
的具体设定例，以4x4个简单的单元阵列进行了说明，但是，本发明并 不限于这种方阵的存储单元阵列。例如，如图8所示，在10x4个的长 方矩阵的存储单元阵列的情况下，将位线译码器302和位线Bl、 B2、、 B10之间的负载电阻体依次设为9Rw、 8Rw、…、lRw、 0,将字线译码 器303和字线W1、W2、…、W4之间的负载电阻体依次设为3Rb、2Rb、…、 0,由此，在电阻基准单元(l， 1)中，与没有负载电阻体的情况相比， 布线电阻值相对地大9Rw+3RB,另夕卜，其他的存储单元阵列内的任意单 元的布线电阻的相对增加值也能够作成与基准单元(1, l)相同的 9Rw+3Rb。
(第五实施方式)
在以上所说明的第 一 至第四实施方式中，以仅从存储单元阵列的单 方向分别连接位线以及字线和位线译码器以及字线译码器的情况为例， 但是，为了进一步减小布线电阻的降低，在从存储单元阵列的两侧对这 些进行连接的情况下，本发明也能够应用。即，在图9中，具有8x8个 存储单元，各位线从上下端两側连接到位线译码器402，各字线从左右 端两侧连接到字线译码器403。位于与字线Wl至W4的交点处的单元 的位线向位线译码器402的电连接优先是从存储单元阵列的上侧方向， 位于与从字线W5至W8的交点处的单元的位线向位线译码器402的电 连接优先是从存储单元阵列的下侧方向。另外，位于与位线Bl至B4 的交点处的单元的字线向字线译码器403的电连接优先是从存储单元阵 列的左侧方向，位于与位线B5至B8的交点处的单元的字线向字线译码 器的电连接优先是从存储单元的右侧方向。此外，在本图中，省略了从 存储单元阵列向位线译码器402以及字线译码器403的具体布线的引 绕。
并且，将位线译码器402和位线Bl至B8之间的可变电阻体依次设 为3Rw、 2Rw、 lRw、 0、 0、 1RW、 2RW、 3RW,另外，将字线if码器403 和字线Wl至W8之间的可变电阻体依次设为3RB、 2Rb、 1Rb、 0、 0、 1RB、 2Rb、 3Rb,由此，在基准单元(1, 1)，与没有负载电阻体的情 况相比，布线电阻值相对地大3Rw+3RB,另外，其他的存储单元阵列内 的任意单元的布线电阻的相对增加值也能够作成与基准单元(1, 1 )相同的3RW+3RB。
在以上所说明的第一至第五实施方式中，将位线作为上部电极布 线，而将字线作为下部电极布线，但是，也可以是分别相反的组合的结构。
另外，在上述的第一至第五实施方式中，以4至10条左右的比较 少条数的位线或者字线为例，但这是为了简化说明，即使成为与能够作 为LSI来商用那样的存储单元数相当的位线以及字线的条数，通过以同 样的考察顺序适当地设定负载电阻值，由此，也可以实现能够降低存储 单元阵列内任意单元的布线电阻偏差这样本发明的效果。
另外，在上述的第一至笫五实施方式中，在位线以及字线上都连接 了负载电阻体，但是，本发明并不限于此。例如，在第一电极布线的电 阻率与第二电极布线的电阻率相比显著大的情况下(例如Rb〉Rw的情 况下)，仅在单侧附加负载电阻体，即，仅在电阻率较小的第二电极布 线侧附加负载电阻体，由此，也可以降低存储单元阵列内的到各单元的 布线电阻的偏差。在该情况下，各交点的相对的布线电阻的增加在存储 单元阵列内并不完全恒定，但是，对问题较大的电极布线侧的布线电阻 的影响进行校正，由此，虽然具有一定的范围，但是，实质上能够为恒 定。
另外，在上述的第一至笫五实施方式中，按各位线或者各字线的每 一条依次改变负载电阻体的电阻值，但是，本发明并不限于此。即，可 以分别按任意条的组合设定相同的负载电阻值，也可以仅对离位线译码 器或字线译码器更近的部分连接负载电阻体。在该情况下，各交点的相 对的布线电阻的增加在存储单元阵列内不完全恒定，具有一定的范围， 但是，大概接近恒定，由此，与现有的半导体存储装置相比，能够降低 布线电阻的偏差。
另外，在上述的第一至第五实施方式中，存在施加在存储材料体上 的有效电压因由负载电阻体的附加引起的电压降而相对地比现有的存 储单元阵列降低的问题，但是，到各任意单元的布线电阻值与现有的到 位于离位线译码器以及字线译码器电气地最远的地方的单元的布线电 阻值基本相同，所以，本发明的半导体存储装置的所有单元能够以保证 了现有半导体存储装置中所有单元的动作的电压进行动作。因此，根据 本发明，不特别需要使由电压脉冲发生电路产生的电压上升，就能起到降低有效电压偏差的这样的效果。
另外，在上述的第一至第五实施方式中，前面记述了从电压脉沖发 生电路经由位线译码器以及字线译码器到位线以及字线的电压降小到 几乎能够忽略的程度，但是，在这些电压降不能够忽略的情况下，也能 够利用本发明的负载电阻体，通过设定对其进行补偿的电阻值，从电压 脉沖发生电路到隔着第一电极布线的任意交点的寄生电阻值与从电压 脉冲发生电路到隔着第二电极布线的该交点的寄生电阻值之和在存储 单元阵列内大概为恒定，对存储单元阵列内所有单元的施加电压实质上 也能够为恒定。
另外，在上述的第一至笫五实施方式中，以将存储材料体作成电阻
由于电压的施加而变化的可变电阻体材料的RRAM为例进行了说明，但
是并不限于此，使用具有铁电体特性的材料、具有铁磁性隧道磁阻效应
的材料等其他存储材料体，本发明的有效性也并不受到任何损害。
另外，为了降低交叉点结构中的寄生电流，也可以作成在交叉点结
构部分串联连接二极管的结构的存储单元。 一般是该二极管相对存储材 料体串联连接在上部电极或下部电极的外侧的结构，但是，也可以是将
二极管配置在存储材料体和上部电极之间、或者配置在存储材料体和下 部电极之间的结构。作为二极管，使用示出PN二极管特性或者肖特基 二极管特性的材料、或者ZnO或Bi203等可变电阻等。
权利要求
1.一种交叉点结构的半导体存储装置，具有多个第一电极布线，在相同方向上延伸；多个第二电极布线，与所述第一电极布线交叉；存储材料体，用于在所述第一电极布线和所述第二电极布线的交点处存储数据，其特征在于到任意所述交点的所述第一电极布线的布线电阻值与到该交点的所述第二电极布线的布线电阻值之和在各任意所述交点彼此间实质上为恒定。
2. 如权利要求1的交叉点结构的半导体存储装置，其特征在于 对所述多个第一电极布线和所述多个第二电极布线的至少任意一方连接有负载电阻体，该负载电阻体用于使到任意所述交点的所述第一 电极布线的布线电阻值与到该交点的所述第二电极布线的布线电阻值 之和在各任意所述交点彼此间实质上为恒定。
3. 如权利要求2的交叉点结构的半导体存储装置，其特征在于 在所述多个第一电极布线和所述多个第二电极布线的各交点配置所述存储材料体，形成存储单元阵列，在所述多个笫一电极布线和所述多个第二电极布线的至少任意一 方的、所述存储单元阵列的外侧区域连接有所述负载电阻体。
4. 如权利要求2的交叉点结构的半导体存储装置，其特征在于
5. 如权利要求4的交叉点结构的半导体存储装置，其特征在^": 与所述多个第一电极布线相连接的所述负载电阻体的电阻值在各负载电阻彼此间，以如下的值依次阶梯性地不同，即，该值实质上等于 与该电极布线交叉的所述第二电极布线延伸方向上的一交点间的所述 第二电极布线的布线电阻值。
6. 如权利要求4或5的交叉点结构的半导体存储装置，其特征在于与所述多个第二电极布线相连接的所述负载电阻体的电阻值在各 负载电阻彼此间，以如下的值依次阶梯性地不同，即，该值实质上等于 与该电极布线交叉的所述第一电极布线延伸方向上的一交点间的所述 第一电极布线的布线电阻值。
7. 如权利要求2的交叉点结构的半导体存储装置，其特征在于所述负载电阻体由所述笫一电极布线或者所述第二电极布线的一 部分构成。
8. 如权利要求7的交叉点结构的半导体存储装置，其特征在于 所述第一电极布线的布线长度在该电极布线彼此间不同或者所述第二电才及布线的布线长度在该电才及布线;f皮此间不同。
9. 如权利要求8的交叉点结构的半导体存储装置，其特征在于 所述第 一 电极布线包括M条的条数，将该电极布线延伸的方向上的一交点间的间隔设为Lb将一交点间的布线电阻值设为RB、将所述第 二电极布线延伸的方向上的 一交点间的所述第二电极布线的布线电阻 值设为Rw的情况下，所述多个第一电极布线的布线长度在各电极布线 彼此间以(m-l) xl!x (RW/RB)的长度依次阶梯性地不同，其中，m=l, 2, 3,…，M,M为自然数。
10. 如权利要求8或9的交叉点结构的半导体存储装置，其特征在于所述第二电极布线包括N条的条数，将该电极布线延伸的方向上的 一交点间的间隔设为L2、将一交点间的布线电阻值设为Rw、将所述第 一电才及布线延伸的方向上的一交点间的所述第 一 电极布线的布线电阻 值设为Rb的情况下，所述多个第二电极布线的布线长度在各电极布线 彼此间以(n-1) xL2x (RB/RW)的长度依次阶梯性地不同，其中，n=l, 2, 3，…，N,N为自然数。
11. 一种交叉点结构的半导体存储装置，具有在相同方向上延伸 的多个第一电极布线；与所述第一电极布线交叉的多个第二电极布线； 交叉点结构的存储单元阵列，在所述多个第一电极布线和所述多个笫二 电极布线的各交点配置用于存储数据的存储材料体而成；对所述存储单 元阵列内的任意存储单元施加动作电压的位线译码器、字线译码器以及 电压脉沖发生电路，其特征在于，具有与所述第一电极布线以及所述第二电极布线的至少任意一方体:、、,、 "、，具有所述负载电阻体，由此，从所述电压脉沖发生电路至隔着所述第一电极布线的任意所述交点的寄生电阻值与从所述电压脉沖发生电 路至隔着所述第二电极布线的该交点的寄生电阻值之和在各任意所述 交点彼此间实质上为恒定。
12. 如权利要求1~5、 7~9、 11中任意一项的交叉点结构的半导 体存储装置，其特征在于所述存储数据的存储材料体具有铁电体特性。
13. 如权利要求1~5、 7~9、 11中任意一项的交叉点结构的半导 体存储装置，其特征在于所述存储数据的存储材料体具有铁磁性隧道磁阻效应。
14. 如权利要求1~5、 7~9、 11中任意一项的交叉点结构的半导 体存储装置，其特征在于所述存储数据的存储材料体由可变电阻体材料构成。
全文摘要
一种交叉点结构的半导体存储装置，具有多个第一电极布线，在相同方向上延伸；多个第二电极布线，与该第一电极布线交叉；存储材料体，用于在第一电极布线和第二电极布线的交点处存储数据，由于因各电极布线的布线电阻引起的电压降，施加在存储材料体上的有效电压在存储单元阵列内产生偏差。到任意交点的第一电极布线的布线电阻值与到该交点的第二电极布线的布线电阻值之和在各任意交点彼此间实质上为恒定，另外，在第一电极布线或第二电极布线的至少任意一个上连接有以调整存储单元阵列内的电极布线电阻的偏差为目的的负载电阻体。
文档编号H01L27/105GK101300678SQ20068004077
公开日2008年11月5日 申请日期2006年9月27日 优先权日2005年11月2日
发明者大西哲也, 林省吾 申请人:夏普株式会社