半导体结构以及制造半导体结构的方法

专利名称：半导体结构以及制造半导体结构的方法
技术领域：
本发明总地来说涉及制造互补金属氧化物半导体(CMOS)结构的方法。更加具体地讲，本发明涉及制造性能得到提高的CMOS结构的方法。
背景技术：
互补金属氧化物半导体(CMOS)结构包括互补导电类型(即，通常是n和p导电类型或掺杂极性)的场效应晶体管的匹配对。从互补导电类型在操作CMOS器件时能够实现功耗降低的角度来讲，CMOS结构是所期望的。
虽然CMOS结构是很容易制造的，但是现代的CMOS结构仍然会在CMOS器件优化的情形下产生损失。具体来说，各CMOS场效应晶体管组成部分的成分材料通常可能会相当严重地影响CMOS场效应晶体管的工作参数。尤其受到关注的成分材料包括半导体衬底成分和结晶取向，以及栅极分层结构和成分材料。
半导体衬底成分和结晶取向影响CMOS器件内的载流子迁移率。栅极成分影响CMOS栅极内的耗尽效应和逸出功(work function)。
CMOS结构将会继续在当前的和今后几代半导体技术中广为采用。这样，将继续需要制造性能得到提高的CMOS结构。

发明内容
本发明包括CMOS结构和制造CMOS结构的方法。
按照本发明的特定CMOS结构包括可以对于半导体沟道、栅极电介质、金属栅极和重叠(overlying)多晶硅栅极使用不同的材料成分来制造的互补晶体管。
按照本发明的制造CMOS结构的方法包括非选择性蚀刻步骤，该步骤用于蚀刻平面化层和第二硅栅极材料层，以提供高度接近第一硅栅极材料层的经蚀刻的第二硅栅极材料层。
按照本发明的CMOS结构包括位于半导体衬底内的第一晶体管。该第一晶体管包括第一取向表面半导体层、位于其上的第一栅极电介质、位于其上的第一金属栅极和位于其上的第一硅栅极。这种特定的CMOS结构还包括位于所述半导体衬底内的第二晶体管。该第二晶体管包括不同于所述第一取向表面半导体层的第二取向表面半导体层、位于其上的第二栅极电介质、位于其上的第二金属栅极和位于其上的第二硅栅极。
按照本发明的方法包括在半导体衬底的第一区域上形成第一栅极叠层(stack)。该第一栅极叠层包括上部第一栅极材料层。这种特定的方法还包括在所述第一栅极叠层和半导体衬底的横向相邻的第二区域上形成第二栅极材料层。这种特定的方法还包括在所述第二栅极材料层上形成平面化层和对所述平面化层和所述第二栅极材料层进行非选择性蚀刻，以形成横向相邻所述第一栅极叠层并且接近所述第一栅极叠层的高度的第二栅极叠层。
按照本发明的另一种方法包括在半导体衬底的第一区域上形成第一栅极叠层。该第一栅极叠层包括上部第一硅栅极材料层。该另一种方法还包括在所述第一栅极叠层和所述半导体衬底的横向相邻的第二区域上形成第二硅栅极材料层。该另一种方法还包括在所述第二硅栅极材料层上形成平面化层和对所述平面化层和所述第二硅栅极材料层进行非选择性蚀刻，以形成横向相邻所述第一栅极叠层并且接近所述第一栅极叠层的高度的第二栅极叠层。
按照本发明的再另一种方法包括在半导体衬底的第一区域上形成第一栅极叠层。该第一栅极叠层包括上部第一硅栅极材料层和位于其上的蚀刻阻止层。这种特定的方法还包括在所述第一栅极叠层和所述半导体衬底的横向相邻的第二区域上形成第二硅栅极材料层。这种特定的方法还包括在所述第二硅栅极材料层上形成平面化层；和在使用所述蚀刻阻止层作为蚀刻指示层的同时，对所述平面化层和所述第二硅栅极材料层进行非选择性蚀刻，以形成横向相邻所述第一栅极叠层并且接近所述第一栅极叠层的高度的第二栅极叠层。


在下面给出的优选实施方式的说明的上下文中，本发明的目的、特征和优点将会得到理解。优选实施方式的说明将会以附图为基础得到理解，这些附图构成了本公开文本的一部分，其中图1到图7表示一系列示意性横截面图，说明了按照本发明的实施方式制造CMOS结构的过程中的多个逐步进展阶段的结果。
图8到图16表示一系列示意性横截面图，说明了按照本发明的另一种实施方式制造CMOS结构的过程中多个逐步进展阶段的结果。
具体实施例方式
下面将以上述附图为基础更加详细地描述本发明(包括CMOS结构和制造CMOS结构的方法)。由于这些附图是为了说明的目的而给出的，因此这些附图不一定是按比例画出的。
图1到图7表示说明在按照本发明的第一实施方式制造CMOS结构的过程中的多个逐步进展阶段的结果的一系列示意性横截面图。
图1表示在制造CMOS结构的过程中处于初期阶段的CMOS结构的示意性横截面图。具体来说，图1示出了衬底10，该衬底10具有位于其上的掩埋电介质层12。第一取向表面半导体表面层14a(即，第一结晶取向表面半导体层)和第二取向表面半导体层14b(即，第二结晶取向表面半导体层)位于掩埋电介质层12之上并且由隔离区域16分隔开，隔离区域16也位于掩埋电介质层12之上。前述衬底10、掩埋电介质层12、有取向的(oriented)表面半导体层14a和14b和隔离区域16可以包括和具有在其它情况下半导体制造领域中通常采用的材料和尺寸。前述衬底10、层12、14a和14b以及结构16也可以使用半导体制造领域中传统的方法来形成。
衬底10通常是半导体衬底，不过并非想要使本发明局限于此。这样，该衬底可以另选地包括电介质材料或导体材料。可以构成衬底10的半导体材料的非限制性的例子包括硅、锗、硅锗合金、碳化硅、碳化硅锗和化合物半导体材料。化合物半导体材料的非限制性例子包括砷化镓、砷化铟和磷化铟半导体材料。
掩埋电介质层12包括电介质材料。电介质材料的非限制性例子包括硅的氧化物、氮化物和氮氧化物。也不排除其它元素的氧化物、氮化物和氮氧化物。电介质材料可以使用多种方法中的任何一种来形成。非限制性的例子包括热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，掩埋电介质层12包括厚度从大约100到大约300埃的硅氧化物电介质材料。
第一取向表面半导体层14a和第二取向表面半导体层14b可以各自独立地包括从前面公开的可以构成衬底10的半导体材料的组中选取的半导体材料。这样，第一取向表面半导体层14a和第二取向表面半导体层14b可以包括相同或不相同的半导体材料。不过，第一取向表面半导体层14a和第二取向表面半导体层14b将会包括在横截面图为附图1中所示那样的半导体结构内形成CMOS晶体管所期望的不同结晶取向。第一取向表面半导体层14a和第二取向表面半导体层14b可以使用选择性外延生长法和选择性晶体特定层叠置方法由不同结晶取向来形成。也不排除为第一取向表面半导体层14a和第二取向表面半导体层14b产生适当晶体特定性的其它可选方法。
通常，对于硅或硅锗合金半导体材料而言，对于nFET期望(100)结晶取向，而对于pFET则期望(110)结晶取向。不过，本发明并不局限于使用前述两种结晶取向来制造CMOS晶体管。而是，本领域技术人员可以很容易地明白适于互补掺杂CMOS场效应晶体管对的其它可供选用的结晶取向对。
隔离区域16通常包括其它情况下半导体制造领域中通常使用的电介质绝缘材料。隔离区域16可以包括与前面针对掩埋电介质层12公开的材料相同的电介质材料。通常，隔离区域16达到掩埋电介质层12，从而使得第一取向表面半导体层14a和第二取向表面半导体层14b完全隔离。
附图1还示出了位于第一取向表面半导体层14a、第二取向表面半导体层14b和隔离区域16之上的第一栅极电介质18。第一金属栅极材料层20位于第一栅极电介质18之上。第一硅栅极材料层22位于第一金属栅极材料层20之上。第一阻挡掩模24位于第一硅栅极材料层22之上并且覆盖第一取向表面半导体层14a，而没有覆盖第二取向表面半导体层14b。
第一栅极电介质18可以包括半导体制造领域中常用的数种栅极电介质材料中的任何一种。第一栅极电介质18可以包括介电常数总地来讲较低的栅极电介质材料，这样的电介质材料在真空中测得的介电常数为大约4到大约20。这样的栅极电介质材料的非限制性例子包括硅的氧化物、氮化物和氮氧化物。也不排除其它元素的氧化物、氮化物和氮氧化物。第一栅极电介质18还可以包括介电常数总地来讲较高的栅极电介质材料，这样的电介质材料的介电常数是从20到至少大约100。这样的电介质材料的非限制性例子包括氧化铪、硅酸铪、氧化钛、氧化镧、钛酸锶钡(BST)和锆钛酸铅(PZT)。第一栅极电介质18可以使用适合于其成分材料的方法来形成。这些方法的非限制性例子包括热或等离子氧化或氮化方法、化学汽相沉积方法(包括原子层化学汽相沉积方法)和物理汽相沉积方法(包括溅射法)。
通常，第一栅极电介质18包括厚度从大约20到大约50埃的基于氧化铪的电介质材料(即，还包括硅酸铪电介质材料)。
第一金属栅极材料层20包括金属栅极材料。金属栅极材料的非限制性例子包括不耐熔金属以及耐熔金属。具体的且非限制性的例子包括钌、铑、铂、钯、铜、铝、钨、钛、钽和钒金属以及它们的合金和它们的氮化物。第一金属栅极材料层20可以使用数种方法中的任何一种来沉积。非限制性例子包括电镀法、化学汽相沉积方法(包括原子层化学汽相沉积方法)和物理汽相沉积方法(包括溅射法)。通常，第一金属栅极材料层20包括厚度从大约20到大约300埃的氮化钛金属栅极材料。
第一硅栅极材料层22包括硅材料。硅材料的非限制性例子包括非晶硅材料、多晶硅材料和相关硅锗合金材料。硅材料可以使用多种方法来沉积，这些方法包括但不局限于化学汽相沉积方法和物理汽相沉积方法。通常，第一硅栅极材料层22包括具有适当杂质浓度和导电类型的多晶硅材料，并且该多晶硅材料还具有从大约500埃到大约1000埃的厚度。
最后，第一阻挡掩模24可以包括硬掩模材料和/或光致抗蚀掩模材料。光致抗蚀掩模材料是很常见的。光致抗蚀材料的非限制性例子包括正性光致抗蚀材料、负性光致抗蚀材料和混合光致抗蚀材料。通常，第一阻挡掩模24包括厚度从大约2000到大约10000埃的光致抗蚀材料。
附图2表示对第一硅栅极材料层22、第一金属栅极材料层20和第一栅极电介质18进行相继蚀刻和图案化以形成相应的第一硅栅极材料层22′、第一金属栅极材料层20′和第一栅极电介质18′的结果。前述图案化是使用第一阻挡掩模24作为蚀刻掩模、同时还使用各向异性蚀刻方法(最好为第一硅栅极材料层22′、第一金属栅极材料层20′和第一栅极电介质18′提供总体上直的侧壁)来实现的。在某些其它可供选择的环境下，也可以使用湿式化学蚀刻法。通常，等离子蚀刻法使用含有腐蚀气体成分的氟来蚀刻含有电介质材料和某些金属栅极材料的硅。通常，等离子蚀刻法使用含有腐蚀气体成分的氯来蚀刻某些其它金属栅极材料和硅栅极材料。
附图2还示出了在图案化第一硅栅极材料层22′、第一金属栅极材料层20′和第一栅极电介质18′之后剥离第一阻挡掩模24的结果。第一阻挡掩模24可以使用半导体制造领域中常用的方法和材料来剥离。当第一阻挡掩模24包括光致抗蚀材料时，第一阻挡掩模24可以使用下列方法来剥离，这些方法包括但不局限于湿式化学剥离法、干式等离子剥离法以及它们的组合剥离法。
附图3示出了位于第二取向表面半导体层14b之上的第二栅极电介质25b和位于第一硅栅极材料层22′、第一金属栅极材料层20′和第一栅极电介质18′的暴露部分上的蚀刻阻止层25a。第二栅极电介质24b和蚀刻阻止层25a可以包括直接沉积的或热生长的相同或相关材料。它们可以是使用附图1中所示的第一栅极电介质18所使用的方法沉积的。硅的氧化物、氮化物和氮氧化物是第二栅极电介质25b和蚀刻阻止层25a的常用材料。通常，第二栅极电介质25b和蚀刻阻止层25a包括厚度从大约20到大约70埃的硅氮氧化物材料。第二栅极电介质25a和蚀刻阻止层25b可以使用热氧化和氮化方法或者等离子氧化和氮化方法来形成。
附图3还示出了位于第二栅极电介质25a和蚀刻阻止层25b上的第二硅栅极材料层26。第二硅栅极材料层26在其它方面与第一硅栅极材料层22′大体上相似，只是要将其沉积成厚度等于或大于第一栅极电介质18′、第一金属栅极材料层20′和第一硅栅极材料层22的厚度。这样，第二硅栅极材料层26通常具有从大约600到大约800埃的厚度。第二硅栅极材料层26通常将具有不同的掺杂浓度和可能不同的导电类型，从而与以第二取向表面半导体层14b作为沟道相比，可以为以第一取向表面半导体层14a作为沟道的晶体管设计出特定的栅极逸出功。
最后，附图3还示出了位于第二硅栅极材料层26上的平面化层28。平面化层28可以包括数种平面化材料中的任何一种。非限制性的例子包括光致抗蚀平面化材料、其它非活性有机聚合物平面化材料和旋涂玻璃平面化材料。有机聚合物平面化材料和光致抗蚀平面化材料是最常用的。平面化层28通常使用旋涂法形成，不过也不排除汽相沉积方法。通常，平面化层28包括厚度从大约2000到大约3000埃的有机聚合物平面化材料或者光致抗蚀平面化材料，以便完全平面化第二硅栅极材料层26。
附图4表示对平面化层28和第二硅栅极材料层26进行回蚀以形成第二硅栅极材料层26′的结果，第二硅栅极材料层26′名义上并且最好是与第一硅栅极材料层22′共面的(即，名义上共面的意思是处于真正共面的大约10到50埃的范围内)。这样，在此实施方式中，在对平面化层28和第二硅栅极材料层26进行非选择性蚀刻以形成第二硅栅极材料层26′时，蚀刻阻止层25a起到了回蚀指示者的作用。
在该实施方式的情况下，回蚀使用等离子蚀刻方法，这种方法包括设计成相对于第二硅栅极材料层26非选择性地蚀刻(即，非选择性蚀刻的意思是表示对相关非选择性材料的处于1∶1蚀刻速度比的大约25％的范围内的蚀刻比)平面化层28的腐蚀气体成分。在第一实施方式内，这样的腐蚀气体成分可以包括SF6、NF3、Cl2、O2和N2的混合物。包含氟和氯的组分用于蚀刻构成第二硅栅极材料层26的硅材料。氮和氧组分用于蚀刻在优选情况下构成平面化层28的有机聚合物或光致抗蚀材料。该实施方式和本发明并不局限于非选择性等离子蚀刻方法。另选地，也可以使用非选择性湿式化学蚀刻方法，但是这种情况下的成分通常比较难以有效地设计。
最好，非选择性等离子蚀刻方法使用(1)从大约0.1到大约0.5托的反应室压力；(2)从大约500到大约900瓦特的源射频功率；(3)从大约0到大约30瓦特的偏置功率；(4)从大约40℃到大约90℃的衬底10温度；(5)从大约80到大约230sccm的SF6流速；(6)从大约100到大约300sccm的CF4流速；(7)从大约50到大约200sccm的氧流速；和(8)从大约30到大约100sccm的氮流速。
附图5示出了位于附图4的半导体结构上的抗反射涂层30。附图5还示出了位于抗反射涂层30上并且名义上处于第一取向表面半导体层14a和第二取向表面半导体层14b中心上方的光致抗蚀层32。
抗反射涂层30包括抗反射涂敷材料。抗反射涂敷材料的非限制性例子包括(1)数种元素的氧化物、氮化物和氮氧化物，这些元素包括硅，以及(2)某些有机聚合物。前述抗反射涂敷材料可以使用适合于它们的成分材料的方法来沉积。非限制性例子包括旋涂法、化学汽相沉积方法和物理汽相沉积方法。通常，抗反射涂层30包括厚度从大约200到大约300埃的有机聚合物抗反射涂敷材料。
光致抗蚀层32可以包括与附图1中所示的第一阻挡掩模24中使用的光致抗蚀材料相似、等同或相同的光致抗蚀材料。与第一阻挡掩模24的厚度和线宽尺寸相比，光致抗蚀层32的厚度尺寸和线宽尺寸一般来说是不同的。光致抗蚀层32用于图案化栅极电极。
附图6表示对(1)抗反射涂层30和第二硅栅极材料层26′；和(2)抗反射涂层30、蚀刻阻止层25a、第一硅栅极材料层22′和第一金属栅极材料层20′进行顺序图案化以形成(1)从顶部到底部包括光致抗蚀层32′、抗反射涂层30′、蚀刻阻止层25a′、硅栅极22″和位于第一栅极电介质18′上的金属栅极20″的第一栅极叠层；和(2)从顶部到底部包括光致抗蚀层32′、抗反射涂层30′和位于第二栅极电介质25b上的第二硅栅极26″的第二栅极叠层的结果。顺序图案化是使用适当的等离子蚀刻方法来进行的，以便为前述一系列图案化层提供名义上直的侧壁。如前面所公开的，通常但非排它地使用包含氟的腐蚀气体组合物来蚀刻含有硅的电介质材料和某些金属材料。通常但非排它地使用了包含氯的腐蚀气体组合物来蚀刻某些其它金属材料以及硅材料。
附图7首先表示可选的对第一栅极电介质18′进行进一步蚀刻以形成第一栅极电介质18″和对第二栅极电介质25b进行进一步蚀刻以形成第二栅极电介质25b′的结果。该可选的进一步蚀刻是使用采用了前面介绍的腐蚀气体组合物的等离子蚀刻方法完成的。或者，也可以使用湿式化学蚀刻方法。
附图7还示出了从横截面图为附图6中所示的半导体结构上剥离了光致抗蚀层32′、抗反射涂层30′和蚀刻阻止层25a′的结果。光致抗蚀层32′、抗反射涂层30和蚀刻阻止层25a′可以使用适合于它们的组成材料的方法和材料来加以剥离。非限制性例子包括湿式化学方法和材料、干式等离子方法和材料以及它们的组合方法和材料。
附图7最后示出了紧贴着(1)第一栅极电介质18″、第一金属栅极20″和第一硅栅极22″和(2)第二栅极电介质25b′和第二硅栅极26″的侧壁的间隔物(spacer)34。附图7还示出了位于第一取向表面半导体表面层14a没有被第一硅栅极22″覆盖的活性区域和第二取向表面半导体表面层14b没有被第二硅栅极26″覆盖的活性区域中的源极/漏极区域36。
在截面图中针对各个独立的硅栅极22″和26″将间隔物34表示为两个组成部分。不过，在平面图中，关于某一硅栅极22″或26″，间隔物34包括单独一个组成部分。间隔物34可以包括半导体制造领域中常用的材料并且使用半导体制造领域中常用的方法形成。间隔物34通常包括电介质材料，不过它们也可以包括导体材料。电介质材料的非限制性例子包括硅的氧化物、氮化物和氮氧化物。也不排除其它元素的氧化物、氮化物和氮氧化物。间隔物34通常是使用表层沉积和各向异性回蚀方法形成的，这种方法为隔离层24提供了特有的间隔物形状的尖锐顶端。
源极/漏极区域36是使用两步离子注入方法形成的。两步法中的第一步使用不存在间隔物34的情况下的第一栅极叠层22″/20″/18″或者第二栅极叠层26″/25b′作为掩模在第一取向表面半导体层14a和第二取向表面半导体层14b内形成一系列扩展区域。两步离子注入法中的第二步使用第一栅极叠层22″/20″/18″和间隔物34或者第二栅极叠层26″/25b′和间隔物34作为掩模形成将源极/漏极区域36的扩展区域部分结合起来的源极/漏极区域36的接触区域部分。对于使用第一栅极叠层22″/20″/18″的晶体管与使用第二栅极叠层26″/25b′的第二晶体管，离子注入使用不同的极性。通常，源极/漏极区域36内的杂质浓度的范围是从大约le15到大约le21杂质原子每立方厘米。
附图7表示按照本发明的第一实施方式制造的CMOS结构的示意性横截面图。该CMOS结构包括第一晶体管，该第一晶体管包括位于第一金属栅极20″上的第一硅栅极22″，该第一金属栅极20″然后又位于第一栅极电介质18″上，第一栅极电介质18″最终位于第一取向表面半导体层14a上。该CMOS结构还包括第二晶体管(与第一晶体管极性不同，通常与第一晶体管极性相反)，该第二晶体管包括位于第二栅极电介质25b′上的第二硅栅极26″，该第二栅极电介质25b′然后又位于第二取向表面半导体层14b上。
制造附图7中所示的CMOS结构的方法使用位于第一栅极叠层22′/20′/18′上的蚀刻阻止层25a，第一栅极叠层包括位于第一取向表面半导体层14a上方的第一硅栅极材料层22′(即，附图3)。将第二硅栅极材料层26和平面化层28相继层叠在蚀刻阻止层25a和位于第二取向表面半导体层14b上方的第二电介质层25b上(即，附图3)。在本实施方式中，平面化层28和第二硅栅极材料层26是在使用蚀刻阻止层25a作为蚀刻指示层的同时进行非选择性蚀刻的，以提供高度接近第一硅栅极材料层22′的第二硅栅极材料层26′(即，附图4)。
附图8到附图15表示一系列示意性横截面图，这些横截面图说明按照本发明的另一种实施方式制造CMOS结构的过程中的多个逐步进展阶段的结果。本发明的该另一种实施方式构成本发明的第二实施方式。
附图8表示从第一实施方式中的附图2的CMOS结构得到的CMOS结构，其中类似或相同的结构或层使用类似或相同的附图标记指代。更具体地讲，附图8的CMOS结构从附图2的CMOS结构得到，但是增加了位于附图2的CMOS结构上的第二栅极电介质27，并且具体来说，位于第二取向表面半导体层14b和第一硅栅极材料层22′上。第二金属栅极材料层29位于第二栅极电介质27上。
第二栅极电介质27可以包括从与附图1中所示的第一栅极电介质18的栅极电介质材料相同的一组栅极电介质材料中选取的栅极电介质材料。如前面所介绍的，该组栅极电介质材料包括介电常数总地来说较高的电介质材料(这样的电介质材料具有从大约20到至少大约100的介电常数)和介电常数总地来说较低的电介质材料(这样的电介质材料具有从大约4到大约20的介电常数)。第一栅极电介质18和第二栅极电介质27可以包括相同或不同的电介质材料。为了提高通过具有附图8中所示的横截面图的CMOS结构的进一步处理得到的CMOS结构的性能，第一栅极电介质18和第二栅极电介质27通常分别包括介电常数较高的电介质材料，例如氧化铪或硅酸铪电介质材料。特别是，第一栅极电介质18和第二栅极电介质27各自具有从大约20到大约70埃的厚度并且被设计成具有不同的成分，以实现最佳CMOS性能。所述性能可以包括但不局限于阈值电压和开关速度。
第二金属栅极材料层29也可以类似地从与附图1所示的第一金属栅极材料层20相同的一组金属栅极材料中选取。通常，第一金属栅极材料层20和第二金属栅极材料层29各自还包括不同的金属栅极材料。不同的金属栅极材料通常是在为使用第一取向表面半导体层14a作为沟道的第一晶体管和使用第二取向表面半导体层14b作为沟道的第二晶体管设计的栅极电极逸出功的情况下选择的。具体的逸出功和金属栅极材料选择方案很容易由本领域技术人员确定。
附图9示出了第二阻挡掩模24′，该第二阻挡掩模在其它方面与附图8中所示的第一阻挡掩模24相似或相同，只是第二阻挡掩模24′位于第二取向表面半导体层14b上方而不是第一取向半导体层14a上方。
附图10表示在使用阻挡掩模24′作为掩模的同时对第二金属栅极材料层29和第二栅极电介质27相继进行图案化以形成相应的第二金属栅极材料层29′和第二栅极电介质27′的结果。前述相继图案化是使用类似于由附图1中所示的半导体结构形成附图2中所示的第一栅极22′/20′/18′所使用的方法和材料来实现的。
附图11表示从附图10中所示的第二金属栅极材料层29′上剥离第二阻挡掩模24′的结果。第二阻挡掩模24′可以使用与从附图1中所示的半导体结构上剥离第一阻挡掩模24来部分地提供附图2中所示的半导体结构所使用的方法和材料相似、等效或相同的方法和材料来剥离。
附图12示出了位于附图11的半导体结构上的第二硅栅极材料层26。附图12还示出了位于第二硅栅极材料层26上的平面化层28。这样，附图12示出了与附图3的半导体结构相关的半导体结构的横截面图，只是没有蚀刻阻止层25a，并且采用了第二栅极电介质27′和第二金属栅极材料层29′来取代第二栅极电介质25b。
附图13表示对附图12中所示的平面化层28和第二硅栅极材料层26进行回蚀来形成第一硅栅极材料层22″和第二硅栅极材料层26′的结果。由于在第二实施方式中不存在蚀刻阻止层25a，因此通常对第一硅栅极材料层22′回蚀以形成第一硅栅极材料层22″。对具有附图12所示的横截面图的半导体结构进行回蚀来提供具有附图13中所示的横截面图的半导体结构通常按照不同的方式还使用针对平面化层28、第二硅栅极材料层26和第一硅栅极材料层22″的非选择性腐蚀剂。这种非选择性腐蚀剂的更多细节在前面针对本发明的第一实施方式已经进行了讨论。
附图14示出了位于附图13的半导体结构上的抗反射涂层30。附图14还示出了位于抗反射涂层30上的光致抗蚀层32。
抗反射涂层30和光致抗蚀层32在其它方面与附图5中所示的抗反射涂层30和光致抗蚀层32相似、等效或相同。
附图15表示与给出附图6中所示的半导体结构的附图5中的相应层的相应图案化相似的、附图14中所示的栅极叠层26″/29″和22″/20″的图案化。
附图16表示具有附图15中所示的示意性横截面图的半导体结构的进一步处理的结果。附图16与附图7相应，只是用第二金属栅极材料层29″和第二栅极电介质27″替代了第二栅极电介质25b′。
附图16表示按照本发明的第二实施方式的半导体结构的示意性横截面图。该CMOS结构与附图7中所示的第一实施方式的CMOS结构相关联。
附图16的CMOS结构是使用与形成具有附图7中所示的示意性横截面图的CMOS半导体结构所使用的方法相同的非选择性回蚀方法形成的。不过，第二实施方式中采用的回蚀方法并不使用象附图3中所示的蚀刻阻止层25a那样的蚀刻阻止层。这样，将第一硅栅极材料层22″和第二硅栅极材料层26′回蚀到相同的厚度，并且不必为大约10到大约50埃的基本类似厚度。
这样，本发明部分地给出了一种形成CMOS结构的回蚀方法。结果得到的CMOS结构可以具有(1)在结晶取向、成分和杂质极性方面与第二取向表面半导体层14b不同的第一取向表面半导体层14a；(2)在成分和厚度方面与第二栅极电介质27″不同的第一栅极电介质18″；(3)在成分和厚度方面与第二金属栅极27″不同的第一金属栅极20″；和(4)在成分和厚度方面与第二硅栅极26″不同的第一硅栅极22″。前述差异为具有附图16中所示的示意性横截面图的CMOS结构内的单独的pFET和nFET晶体管的单独设计性能提供了多种机会。
本发明的优选实施方式是用来解释说明本发明的，而不是用来限定本发明的。可以对按照本发明的优选实施方式的CMOS结构的方法、材料、结构和尺寸进行修改和改造，同时仍然提供按照本发明的(进一步讲是按照所附权利要求的)CMOS结构。
权利要求
1.一种半导体结构，包括位于半导体衬底内的第一晶体管，所述第一晶体管包括第一取向表面半导体层、位于第一取向表面半导体层上的第一栅极电介质、位于第一栅极电介质上的第一金属栅极、和位于第一金属栅极上的第一硅栅极；和位于所述半导体衬底内的第二晶体管，所述第二晶体管包括不同于所述第一取向表面半导体层的第二取向表面半导体层、位于第二取向表面半导体层上的第二栅极电介质、位于第二栅极电介质上的第二金属栅极和位于第二金属栅极上的第二硅栅极。
2.按照权利要求1所述的半导体结构，其中所述第一栅极电介质和第二栅极电介质在成分和厚度中的至少一个方面上不同。
3.按照权利要求1所述的半导体结构，其中所述第一金属栅极和第二金属栅极在成分和厚度中的至少一个方面上不同。
4.按照权利要求1所述的半导体结构，其中所述第一硅栅极和第二硅栅极在成分和厚度中的至少一个方面上不同。
5.按照权利要求1所述的半导体结构，其中所述第一晶体管是nFET并且所述第一取向是(100)取向；并且所述第二晶体管是pFET并且所述第二取向是(110)取向。
6.一种制造半导体结构的方法，包括在半导体衬底的第一区域上形成第一栅极叠层，该第一栅极叠层包括上部第一栅极材料层；在所述第一栅极叠层和横向相邻的半导体衬底的第二区域上形成第二栅极材料层；在所述第二栅极材料层上形成平面化层；和对所述平面化层和所述第二栅极材料层进行非选择性蚀刻，以形成横向邻接所述第一栅极叠层并且接近所述第一栅极叠层的高度的第二栅极叠层。
7.按照权利要求6所述的方法，还包括对所述第一栅极叠层和所述第二栅极叠层进行图案化，以在所述半导体衬底的第一区域上方形成第一栅极并且在所述半导体衬底的第二区域上方形成第二栅极。
8.按照权利要求6所述的方法，其中所述第一区域包括第一结晶取向，并且所述第二区域包括不同于所述第一结晶取向的第二结晶取向。
9.按照权利要求6所述的方法，其中所述非选择性蚀刻使用等离子蚀刻方法。
10.按照权利要求9所述的方法，其中所述平面化层包括有机聚合物材料；所述第二栅极材料层至少包括硅材料；并且所述等离子蚀刻方法使用包括含氯腐蚀气体、含氟腐蚀气体、含氧腐蚀气体和含氮腐蚀气体的腐蚀气体组合物。
11.一种制造半导体结构的方法，包括在半导体衬底的第一区域上形成第一栅极叠层，该第一栅极叠层包括上部第一硅栅极材料层；在所述第一栅极叠层和横向相邻的所述半导体衬底的第二区域上形成第二硅栅极材料层；在所述第二硅栅极材料层上形成平面化层；和对所述平面化层和所述第二硅栅极材料层进行非选择性蚀刻，以形成横向相邻所述第一栅极叠层并且接近所述第一栅极叠层的高度的第二栅极叠层。
12.按照权利要求11所述的方法，还包括对所述第一栅极叠层和所述第二栅极叠层进行图案化，以在所述半导体衬底的第一区域上方形成第一栅极并且在所述半导体衬底的第二区域上方形成第二栅极。
13.按照权利要求11所述的方法，其中所述第一区域包括第一结晶取向，并且所述第二区域包括不同于所述第一结晶取向的第二结晶取向。
14.按照权利要求11所述的方法，其中所述非选择性蚀刻使用等离子蚀刻方法。
15.按照权利要求14所述的方法，其中所述平面化层包括有机聚合物材料；所述第二硅栅极材料层至少包括硅材料；并且所述等离子蚀刻方法使用包括含氯腐蚀气体、含氟腐蚀气体、含氧腐蚀气体和含氮腐蚀气体的腐蚀气体组合物。
16.一种制造半导体结构的方法，包括在半导体衬底的第一区域上形成第一栅极叠层，该第一栅极叠层包括上部第一硅栅极材料层和位于其上的蚀刻阻止层；在所述第一栅极叠层和横向相邻的所述半导体衬底的第二区域上形成第二硅栅极材料层；在所述第二硅栅极材料层上形成平面化层；和在使用所述蚀刻阻止层作为蚀刻指示层的同时，对所述平面化层和所述第二硅栅极材料层进行非选择性蚀刻，以形成横向邻接所述第一栅极叠层并且接近所述第一栅极叠层的高度的第二栅极叠层。
17.按照权利要求16所述的方法，还包括对所述第一栅极叠层和所述第二栅极叠层进行图案化，以在所述半导体衬底的第一区域上方形成第一栅极并且在所述半导体衬底的第二区域上方形成第二栅极。
18.按照权利要求16所述的方法，其中所述第一区域包括第一结晶取向，并且所述第二区域包括不同于所述第一结晶取向的第二结晶取向。
19.按照权利要求16所述的方法，其中所述非选择性蚀刻使用等离子蚀刻方法。
20.按照权利要求19所述的方法，其中所述平面化层包括有机聚合物材料；所述第二硅栅极材料层至少包括硅材料；并且所述等离子蚀刻方法使用包括含氯腐蚀气体、含氟腐蚀气体、含氧腐蚀气体和含氮腐蚀气体的腐蚀气体组合物。
全文摘要
制造CMOS结构的方法使用位于半导体衬底的第一取向区域上方的第一栅极叠层。第二栅极材料层位于第一栅极叠层和横向相邻的所述半导体衬底的第二取向区域上。平面化层位于第二栅极材料层上。对平面化层和第二栅极材料层进行非选择性蚀刻，以形成接近第一栅极叠层的高度的第二栅极叠层。可以在第一栅极叠层上形成蚀刻阻止层。结果得到的CMOS结构可以包括不同的栅极电介质、金属栅极和硅栅极。
文档编号H01L21/8234GK101083267SQ200710089328
公开日2007年12月5日 申请日期2007年3月23日 优先权日2006年5月31日
发明者阎红雯, 理查德·S.·怀斯, 宋均镛, 张郢, 陈自强, 杨美基, 拉贾劳·加米, 穆科施·V.·卡里 申请人:国际商业机器公司