半导体存储装置及其制造方法

专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及半导体存储装置及其制造方法。
背景技术：
作为半导体存储装置，有以往提出的半导体非易失性存储器(例如
参照专利文献1、 2或3)。
参照图16说明该以往的半导体非易失性存储器。图16是用于说明 以往的半导体非易失性存储器的图，是半导体非易失性存储器的概要截 面图。
构成半导体非易失性存储器的基本单元(下面称为存储单元。)210 在硅基板220上具有MOS型的晶体管(MOSFET)。 MOSFET具有栅极 234、第1和第2杂质扩散区域224a和224b、第1和第2电阻变化部222a 和222b、第1和第2主电极252a和252b。
栅极234经由栅极氧化膜232而设置在硅基板220上。
第1和第2杂质扩散区域224a和224b是在要夹持栅极234的位置 上例如通过扩散n型的杂质而形成的。该第1和第2杂质扩散区域224a 和224b是作为MOSFET的源极或者漏极发挥作用的区域。在下面的说 明中，说明将第1杂质扩散区域224a作为漏极，将第2杂质扩散区域224b 作为源极进行使用的例子。而且对漏极和源极分别赋予与第1和第2杂 质扩散区域224a和224b相同符号进行说明。
第1和第2电阻变化部222a和222b是分别设置在第1和第2杂质 扩散区域224a和224b与栅极234正下方的区域部分之间的区域。第1 和第2电阻变化部222a和222b是导电类型与第1和第2杂质扩散区域 224a和224b的导电类型相同、此处为n型的杂质进行扩散的区域。而且， 第1和第2电阻变化部222a和222b的杂质的浓度低于第1和第2杂质扩散区域224a和224b。
第1和第2主电极252a和252b设置在硅基板220的第1和第2杂 质扩散区域224a和224b上。
该半导体非易失性存储器在第l电阻变化部222a之上具有第1电荷 蓄积部240a，并且在第2电阻变化部222b之上具有第2电荷蓄积部240b。 第1和第2电荷蓄积部240a和240b为依次层叠了底部氧化膜241a和 241b、电荷蓄积氮化膜242a和242b、顶部氧化膜243a和243b的、可以 蓄积电荷的层叠结构(下面称为ONO层叠绝缘膜。)。
存储单元210根据第1和第2电荷蓄积部240a和240b各自是否蓄 积有电子(电荷)而改变硅基板220的表层区域中第1和第2电荷蓄积 部240a和240b正下方的区域部分中所设置的第1和第2电阻变化部222a 和222b的电阻，划分为"1"或"0"的数据。
对第1电荷蓄积部240a进行的电子(电荷)的注入是通过使源极224b 和基板220接地，对栅极234和漏极224a施加正电压来进行的。此时， 在形成于漏极一源极间的沟道中行进的电子(电荷)通过漏极附近的较 强电场而处于高能状态、即成为热电子(hot-electron)。该热电子通过栅 极234和第1电阻变化部222a间的电场(在图中用箭头IV表示。)而被 注入第1电荷蓄积部240a。
对于被注入第1电荷蓄积部240a的电子(电荷)，设蓄积在电荷蓄 积氮化膜242a中的状态为"1"，而未蓄积有电子(电荷)的状态为"0"， 来划分数据。
参照图17和图18说明现有例子中对有无电荷蓄积的判断方法。图 17是用于说明现有例子中对有无电荷蓄积的判断方法的示意图。图18是 表示阈下(Subthreshold)特性的现有例子的图。图18在横轴上取栅电压 Vg (V)来表示，在纵轴上取漏极一源极间电流Ids (log (A))来表示。
图17 (A)表示未蓄积电荷的状态、即未写入数据的状态。图17 (B) 表示电荷蓄积于第2电荷蓄积部240b中的状态。
例如电子(电荷)蓄积于第2电荷蓄积部240b的情况下，第2电荷 蓄积部240b正下方的第2电阻变化部222b的电阻值上升。在以第2电
荷蓄积部240b作为读取对象的情况下，将与第2电荷蓄积部240b相邻 的第2杂质扩散区域(源极)224b设为接地电位，将隔着栅极234而处 于相反侧的第1杂质扩散区域(漏极)224a设为正电位。此时，蓄积在 第2电荷蓄积部240b的电荷对其正下方的第2电阻变化部222b激发正 电荷。通过该被激发的正电荷而使第2电荷蓄积部240b的正下方的第2 电阻变化部222b的电阻值上升，漏极一源极间电流Ids下降(在图18中 用II表示)。
另一方面，当第2电荷蓄积部240b中未蓄积有电荷的情况下，由于 第2电阻变化部222b的电阻值不上升，所以漏极一源极间电流Ids不会 下降(在图18中用I表示)。通过该漏极一源极间电流之差(AIds)，划 分有无电荷的蓄积、即划分"0"和"1"的数据。
在该对有无电荷蓄积的判断中，MOSFET的横向的电场相比于源极 附近而言在漏极附近较强，使用了由源极侧电阻来控制漏极一源极间电 流的原理。
如果将施加给漏极224a和源极224b的电压值互相替换代入，则可 以区分是否有电子(电荷)蓄积在第2电荷蓄积部240b中。这样，可以 在1个存储单元中存储2位的数据。
专利文献1:日本特开2004-56089号公报
专利文献2:日本特开2004-221546号公报
专利文献3:日本特开2005-64295号公报
但在上述半导体非易失性存储器中，在相对于读取数据的对象的第 2电荷蓄积部隔着栅极处于相反侧的第1电荷蓄积部中蓄积有电子(电荷) 的情况下，具有下面所述的课题。下面说明该点。在第1电荷蓄积部中 蓄积有电子(电荷)的情况下也与上述第2电荷蓄积部的情况相同地， 对其下方的第1电阻变化部激发正电荷。通过该被激发的正电荷而使第1 电荷蓄积部正下方的第1电阻变化部的电阻值发生变动。当电阻值这样 地发生变动时，理想的是由于在漏极附近形成的耗尽层而使漏极一源极 间电流不受影响，但实际上有可能引起漏极一源极间电流Ids的下降。
图17 (C)表示在第1电荷蓄积部240a中蓄积有电荷，而在第2电
荷蓄积部240b中没有蓄积有电荷的状态。此时，如果没有受到蓄积在第
1电荷蓄积部240a中的电荷的影响，则第2电阻变化部222b的电阻值不 会上升，所以漏极一源极间电流Ids不会下降(在图18中用I表示)。但 是，如果受到了蓄积在第1电荷蓄积部240a中的电荷的影响，则漏极一 源极间电流Ids会下降(在图18中用m表示)。其结果，在第l电荷蓄 积部240a中未蓄积有电荷且第2电阻变化部222b中蓄积有电子(电荷) 的状态(II)同第2电阻变化部222b中未蓄积有电荷且第1电荷蓄积部 240a中蓄积有电荷的状态(III)下的漏极一源极间电流Ids之差(Aids') 变小。因此难以正确读取数据。

发明内容
本发明鉴于上述问题点而完成，本发明的目的在于提供一种半导体 存储装置及其制造方法，该半导体存储装置及其制造方法可以通过抑制 蓄积在并非读取对象的电荷蓄积部中的电子(电荷)导致的漏极一源极 间电流Ids的降低，从而在读取对象的电荷蓄积部中，将蓄积有电子(电 荷)的状态和没有蓄积电子(电荷)的状态下的漏极一源极间电流Ids 之差保持得较大。
为达成上述目的，本发明的半导体存储装置具有半导体基板、栅极、 第1和第2杂质扩散区域、第1和第2电阻变化部、第1和第2主电极 以及第1和第2电荷蓄积部。
在半导体基板上设定有平坦区域和相比于平坦区域而一个主表面相 对于另一个主表面的位置较高的阶梯区域。栅极经由栅极氧化膜而设置 在阶梯区域的半导体基板的一个主表面上。
第1和第2杂质扩散区域是形成于半导体基板的一个主表面侧的表 层区域中的、隔着平坦区域的一部分的栅极的位置上的一对杂质扩散区 域。第1和第2杂质扩散区域的导电类型是与第1导电类型不同的第2 导电类型。
第1和第2电阻变化部分别形成于半导体基板的表层区域中的、栅 极正下方的区域部分与第1和第2杂质扩散区域之间。第1和第2电阻
变化部形成在从与第1和第2杂质扩散区域相邻的区域到设置于阶梯区 域的阶梯部的侧面的部分。第1和第2电阻变化部是扩散有第2导电类 型杂质的区域，其杂质浓度低于第1和第2杂质扩散区域的杂质浓度。
第1和第2主电极设置于半导体基板的第1和第2杂质扩散区域上。 第1电荷蓄积部在第1主电极和栅极之间与它们相邻地进行了设置，第2 电荷蓄积部在第2主电极和栅极之间与它们相邻地进行了设置。
第1和第2电荷蓄积部分别通过依次层叠底部氧化膜、电荷蓄积氮 化膜和顶部氧化膜而构成。并且，第1主电极和设置于第1电荷蓄积部 的电荷蓄积氮化膜之间的距离恒定，并且第2主电极和设置于第2电荷 蓄积部的电荷蓄积氮化膜之间的距离恒定。
根据本发明的半导体存储装置，电荷蓄积部分别与主电极和阶梯部 相邻地配置在被硅基板的阶梯部和主电极所夹持的位置上。而且，主电 极和形成在与该主电极相邻的电荷蓄积部的电荷蓄积氮化膜之间的距离 是恒定的。
此时，施加给主电极的正电压和阶梯部之间的电场的方向与蓄积在 电荷蓄积部中的电子(电荷)形成的电场的方向相反，所以可以认为抵 消了电子(电荷)形成的电场。其结果，如果对主电极施加正电压，则 可以减少由与被施加了正电压的主电极相邻的电荷蓄积部中所蓄积的电 子(电荷)激发的正电荷。
因此可以抑制由设置于并非读取对象的电荷蓄积部的电荷蓄积氮化 膜中所蓄积的电子(电荷)对电阻变化部激发的电场，能防止电阻变化 部中的电阻上升。


图1是半导体非易失性存储器的概要图。
图2是表示有无电荷蓄积的判断方法的概要图。
图3是表示阈下特性的图。
图4是表示半导体非易失性存储器的制造方法的工序图(之一)。 图5是表示半导体非易失性存储器的制造方法的工序图(之二)。
图6是表示半导体非易失性存储器的制造方法的工序图(之三)。 图7是表示半导体非易失性存储器的制造方法的工序图(之四)。 图8是表示半导体非易失性存储器的制造方法的工序图(之五)。 图9是表示半导体非易失性存储器的制造方法的工序图(之六)。
图io是表示半导体非易失性存储器的制造方法的工序图(之七)。
图11是表示半导体非易失性存储器的制造方法的工序图(之八)。
图12是表示半导体非易失性存储器的制造方法的工序图(之九)。 图13是表示半导体非易失性存储器的制造方法的工序图(之十)。 图14是表示半导体非易失性存储器的制造方法的工序图(之十一)。 图15是表示半导体非易失性存储器的制造方法的其他例子的工序图。
图16是表示半导体非易失性存储器的现有例子的概要图。 图17是表示有无电荷蓄积的判断方法的现有例子的概要图。 图18是表示阈下特性的现有例子的图。
符号说明
10、 210存储单元；20、 220半导体基板；20a第l主表面；21元件 分离膜；22a、 222a第l电阻变化部；22b、 222b第2电阻变化部；23杂 质低浓度扩散层；24a、 224a第1杂质扩散区域；24b、 224b第2杂质扩 散区域；25平坦区域；27阶梯区域；28阶梯部；29a元件分离区域；29b 主动区域(active area); 31氧化硅膜；32、 232栅极氧化膜；34、 234栅 极；35导电膜；36主电极；36a、 252a第1主电极(漏极)；36b、 252b 第2主电极(源极);40、 40a、 40b、 2德、240b电荷蓄积部;41、 41a、 41b、 241a、 241b底部氧化膜;42、 42a、 42b、 242a、 242b电荷蓄积氮化 膜；43、 43a、 43b、 243a、 243b顶部氧化膜;45第1氧化硅膜;46氮化 硅膜；47第2氧化硅膜；50层间绝缘膜；70氮化硅掩模；80第2氧化 硅膜；82、 83氧化掩模；140a第l电荷蓄积部；140b第2电荷蓄积部； 224a第l主电极区域(漏极)；224b第2主电极区域(源极)
具体实施例方式
下面参照

本发明的实施方式，但对于各构成要素的形状、 大小和配置关系仅概要示出到能理解本发明的程度。而且，下面说明本 发明的优选构成例，但各构成要素的组成(材质)和数值条件等只不过 为优选例。因此，本发明不限于下面的实施方式。并且在下面的图中， 在平面图上的一部分附加了影线等，但那不过是为强调需要的区域部分 而设，这些影线等并非表示任何截面。 (半导体存储装置)
参照图1以半导体非易失性存储器为例说明本发明的半导体存储装置。
图l(A)是放大表示本发明的半导体存储装置的布局的一部分的图。 在该半导体存储装置上将多个存储单元10配置成矩阵状。图1 (B)是 概要表示本发明的半导体非易失性存储器的一个存储单元的结构的图，
其放大表示了沿着图l (A)的A-A线截取的剖切面。
在图1 (B)所示的构成例中，使用第1导电类型的硅基板20作为 半导体基板。在该硅基板20的一个主表面20a侧，向第1方向、即沿着 栅极长方向的方向，平行且等间隔地形成有多个元件分离膜21。元件分 离膜通过STI( Shallow Trench Isolation,浅沟道隔离)法或者LOCOS(Local Oxidation of Silicon,局部氧化隔离)法形成。并且将形成有该元件分离 膜21的区域称作元件分离区域29a。还将元件分离区域29a间的区域称 作主动区域29b。
各存储单元10具有形成于硅基板20的MOS型的场效应管 (MOSFET)。 MOSFET具有栅极34、杂质扩散区域24和主电极36。
栅极34向与第1方向正交的第2方向、即沿着栅极宽度方向的方向 延伸配置。作为1对主电极36的第1和第2主电极36a和36b配置于相 隔栅极34的位置上。在栅极34之间、配置于相隔栅极34的位置上的1 对主电极36a和36b之间、栅极34和主电极36 (36a、 36b)之间具有电 荷蓄积部40 (40a、 40b)。由于1个存储单元10具有2个电荷蓄积部40a 和40b，所以能写入2位的信息。此处，栅极34还形成在元件分离区域
29a上，处于连接有在第2方向上相邻的存储单元10间的栅极34的状态。 即，该栅极34还作为字线(WL， word line)发挥作用。
并且，杂质扩散区域24包括第1和第2杂质扩散区域24a和24b， 因此在下面的说明中以它们为代表统称为杂质扩散区域24。同样地，以 第1和第2电阻变化部22a和22b为代表统称为电阻变化部22，以第1 主电极36a和第2主电极36b为代表统称为主电极36，以第1和第2电 荷蓄积部40a、 40b为代表统称为电荷蓄积部40。
根据本发明的实施方式的构成例，硅基板20的一个主表面(第1主 表面)20a侧具有距另一个主表面(第2主表面)20b侧的高度不同的2 个表面20aa、 20ab (将这些表面称作上表面)。设具有高度较低的一个上 表面20aa的区域为平坦区域25，并设相比于平坦区域25的上表面20aa 而上表面20ab的位置较高的区域为阶梯区域27。该阶梯区域27的侧面 优选为相对于上表面20aa和20ab垂直的面。这些平坦区域25和阶梯区 域27沿一个方向交替排列而形成。在硅基板20的第1主表面20a上的 阶梯区域27上形成有从平坦区域25的上表面20aa朝上方突出的台状的 阶梯部28。该阶梯部28的形成是通过例如从硅基板20的第1主表面20a 起进行凹蚀刻(trench etching),挖取对应于平坦区域25的硅基板的部分， 降低主表面的位置来进行的。而且，此处将从形成于硅基板20的平坦区 域25的杂质扩散区域24的底部的位置水平附近起到包含阶梯部28的上 侧的区域称作表层区域。
栅极34由聚硅氧烷形成，其经由栅极氧化膜32而设置在硅基板20 的一个主表面20a之上、即此处设置在阶梯部28之上。
一对第1和第2杂质扩散区域24a和24b设置在硅基板20的一个主 表面20a侧的表层区域上。这些区域24a和24b是从上表面20aa形成到 硅基板20中的区域。进而，在从上方以俯视方式观察这些区域24a和24b 的时候，这些区域24a和24b形成在沿着栅极长度方向夹着栅极34的两 侧的彼此对置的位置上的硅基板20的平坦区域25且主动区域29b上。 杂质扩散区域24是导电类型与硅基板20的导电类型不同的第2导电类 型的区域，此处是将n型的杂质高浓度地扩散的区域(n+区域)。杂质扩
散区域24在MOSFET工作时作为主电极区域、即漏极或者源极发挥作 用。
在硅基板20的表层区域上还形成有电阻变化部22 (22a、 22b)。第 1电阻变化部22a遍及MOSFET的沟道长度方向整个区域地形成在栅极 34正下方的区域部分和第1杂质扩散区域24a之间。另外，第2电阻变 化部22b遍及沟道长度方向整个区域地形成在栅极34正下方的区域部分 和第2杂质扩散区域24b之间。
此时，优选将第1和第2电阻变化部22a和22b形成为相同大小和 形状。而且，两个电阻变化部22a和22b在沟道长度方向上彼此分离地 平行设置。
在以俯视方式观察硅基板20的一个主表面20a侧的情况下，这些电 阻变化部22分别设于被栅极34和杂质扩散区域24夹持的位置上。艮P， 电阻变化部22形成为从杂质扩散区域24的沟道侧的区域端起，通过平 坦区域25的表面区域部分和阶梯部28的侧面区域，终止于阶梯部28的 上表面20ab的L字层的形态。而且，向电阻变化部22注入有与杂质扩 散区域24相同的导电类型的杂质。进而，电阻变化部22为杂质浓度低 于杂质扩散区域24的区域(n'区域)，是进行信息记录时产生热电子的区 域。
在硅基板20的第1和第2杂质扩散区域24a和24b上分别形成有与 它们连接的聚硅氧烷的第1主电极36a和第2主电极36b。
在以俯视方式观察硅基板20上的硅基板20的第1主表面20a侧时， 第1电荷蓄积部40a被夹持于第1主电极36a和栅极34以及阶梯部28 之间，并分别与第l主电极36a和栅极34相邻、即直接连接，设置在沟 道长度方向的整个区域上。第1电荷蓄积部40a是沿着沟道长度方向依 次主要层叠了底部氧化硅膜41a、电荷蓄积氮化膜42a和顶部氧化硅膜 43a的层叠结构(下面称作ONQ层叠绝缘膜。)。
底部氧化硅膜41a以5nm 10nm左右的均匀的厚度且呈L字层的形 态地形成于从硅基板20的平坦区域25之上直到阶梯部28、栅极氧化膜 32和栅极34的侧壁上。电荷蓄积氮化膜42a以5nm 10nm左右的均匀 的厚度形成于在栅极34的侧壁上形成的底部氧化硅膜41a上。电荷蓄积 氮化膜42a中被阶梯部28和第1主电极36a所夹持的部分形成为平行平 板状。顶部氧化硅膜43a以2nm 10nm左右的均匀的厚度并以连接于第 1主电极36a的侧壁的方式形成于电荷蓄积氮化膜42a上。
通过上述结构，电荷蓄积氮化膜42a与第1主电极36a的侧面平行、 即电荷蓄积氮化膜42a和第1主电极36a间的距离恒定。此时，优选将 阶梯部28的侧面28a垂直形成于第1主表面20a，使电荷蓄积氮化膜42a 与阶梯部28之间的距离恒定。
在以俯视方式观察硅基板20上的硅基板20的第1主表面20a侧时， 第2电荷蓄积部40b与第2主电极36b和栅极34相邻地沿着沟道长度方 向上的整个区域设置于被第2主电极36b和栅极34以及阶梯部28所夹 持的部分上。第2电荷蓄积部40b与第1电荷蓄积部40a同样由ONQ层 叠绝缘膜构成，而且经由阶梯部28和栅极34与第1电荷蓄积部40a对 称地形成。
注入电荷蓄积部40的载流子主要蓄积在该ONQ层叠绝缘膜中的电 荷蓄积氮化膜42上。而且，电荷蓄积部40的材质和结构可以根据存储 器的用途来任意适当地选择，可以采用在底部氧化硅膜41和顶部氧化硅 膜43之间夹着从氮化硅膜、氧化铝膜和氧化铪膜的绝缘膜组中选择的一 种或者两种以上的绝缘膜的结构。而且，电阻变化部和电荷蓄积部还可 以构成为设置于第1杂质扩散区域和第2杂质扩散区域中的某一方和栅 极之间。但是，通过将电阻变化部和电荷蓄积部设置于第1杂质扩散区 域和第2杂质扩散区域双方与栅极之间，从而可以在1个存储单元中写 入2位的信息。
并且，为了高效地向电荷蓄积部40注入电荷，优选阶梯部28位于 将以最短距离连接了主电极36和电荷蓄积氮化膜42的直线延长而得到 的位置上。于是，如果考虑到用于形成凹部的蚀刻处理所需的时间，则 优选阶梯部28的高度为50nm左右。
此处说明了使用p型的硅基板作为第1导电类型的半导体基板的情 况，但并不受该例子的任何限定。还可以使用在n型的硅基板上具有p
型的阱的结构来作为第1导电类型的半导体基板。另外，还可以设第1
导电类型为n型，设第2导电类型为p型。
参照图2和图3说明本发明的半导体非易失性存储器中有无电荷蓄 积的判断方法。图2是用于说明参照图1说明的半导体非易失性存储器 中有无电荷蓄积的判断方法的示意图。并且图3是示意性地表示参照图1 说明的半导体非易失性存储器中的阈下特性的图。在图3中在橫轴上取 栅电压Vg (V)来表示，在纵轴上用对数存储器取漏极一源极间电流Ids (A)来表示。
在图3中，用曲线I表示在第1和第2电荷蓄积部40a和40b双方 中都没有蓄积电荷时的漏极一源极间电流Ids。并且，用曲线II表示仅在 第2电荷蓄积部40b中蓄积有电荷时的漏极一源极间电流Ids。而且用曲 线III表示仅在第1电荷蓄积部40a中蓄积有电荷时的漏极一源极间电流 Ids。
图2 (A)表示在第1和第2电荷蓄积部40a和40b中都没有蓄积电 子(电荷)时的状态。此时第2电阻变化部22b的电阻值不上升。在图3 中用曲线I表示此时的漏极一源极间电流Ids。
与此相对，图2 (B)表示仅在第2电荷蓄积部40b中蓄积有电子(电 荷)的情况。此时，仅在第2电荷蓄积部40b中蓄积有电子(电荷)的 情况下，正电荷被距蓄积有电子(电荷)的部分最近的、硅基板20的第 2电阻变化部22b所激发。在该结构中，电荷蓄积氮化膜42形成为平行 于阶梯部28的侧壁的平板状，由于在平坦区域25的上表面上不具有平 行于该上表面的部分，所以主要在阶梯部28的侧壁的部分上激发起正电 荷。
通过所激发的正电荷，与第2电荷蓄积部40b对置的第2电阻变化 部22b的电阻值上升。在以第2电荷蓄积部40b为读取对象的情况下， 设与第2电荷蓄积部40b相邻的第2杂质扩散区域(源极)24b为接地电 位，设隔着栅极34而处于相反侧的第1杂质扩散区域(漏极)24a为正 电位。此时，蓄积在第2电荷蓄积部40b中的电荷使对置的第2电阻变 化部22b激发起正电荷。通过该所激发的正电荷，与第2电荷蓄积部40b
对置的第2电阻变化部22b的电阻值上升，漏极一源极间电流Ids相比于
第1和第2电荷蓄积部40a和40b中都没有蓄积电子(电荷)时而下降 (在图3中用II表示)。
有无该第2电荷蓄积部40b的电荷蓄积成为漏极一源极间电流之差 (△Ids),通过该漏极一源极间电流之差而区分"0"和"1"的数据。 图2 (C)是表示仅在隔着栅极34而与读取数据的对象的第2电荷 蓄积部40b处于相反侧的第1电荷蓄积部40a上蓄积有电子(电荷)的 情况的图。
在第1电荷蓄积部40a上蓄积有电子(电荷)的情况也同样地使对 置的第1电阻变化部22a激发起正电荷。但是，施加给第1主电极36a 的正电压和阶梯部28之间的电场的方向由于与蓄积在第1电荷蓄积部 40a中的电子(电荷)所形成的电场方向相反，所以可以认为抵消了电子
(电荷)所形成的电场。其结果，如果对第1主电极36a施加正电压， 则可以减少由蓄积在第1电荷蓄积部40a中的电子(电荷)所激发的正 电荷，因此，可以减少第1电阻变化部22a的电阻值的变动。即，在第2 电荷蓄积部40b上蓄积有电子(电荷)的状态(在图3中用II表示。)和 在第2电荷蓄积部40b上没有蓄积电子(电荷)、且第1电荷蓄积部40a 上蓄积有电荷的状态(在图3中用m表示。)下，漏极一源极间电流Ids 之差(Aids')相对于Aids而难以变小。
根据上述半导体存储装置，电荷蓄积部在被硅基板的阶梯部和主电 极所夹持的位置上与主电极和阶梯部分别相邻地设置。而且，主电极和 与该主电极相邻的电荷蓄积部上所形成的电荷蓄积氮化膜之间的距离是 恒定的。
此时，由于施加给主电极的正电压和阶梯部之间的电场与蓄积在电 荷蓄积部中的电子(电荷)所形成的电场的方向相反，所以可以认为抵 消了电子(电荷)所形成的电场。其结果，如果对主电极施加正电压， 则可以减少由蓄积在与被施加了正电压的主电极相邻的电荷蓄积部中的 电子(电荷)所激发的正电荷。
因此可以抑制由蓄积在电荷蓄积氮化膜中的电子(电荷)对电阻变
化部所激发的电场，能防止电阻变化部中的电阻上升。 (半导体存储装置的制造方法) 参照图4至图14说明本发明的半导体非易失性存储器的制造方法。 ,4至图14是用于说明本发明的半导体非易失性存储器的制造方法的工
序图。图4 (A)是形成有元件分离膜的硅基板的概要平面图。图4 (B) 是表示沿着图4 (A)的X-X'线切取的切断截面的图。图4 (C)是表示 沿着图4 (A)的Y-Y'线切取的切断截面的图。同样地，图5 (A)、图6 (A)、图7 (A)、图8 (A)、图9 (A)、图10 (A)、图11 (A)、图12 (A)、图13 (A)和图14 (A)是在各工序中形成的结构体的概要平面 图。图5 (B)、图6 (B)、图7 (B)、图8 (B)、图9 (B)、图10 (B)、 图11 (B)、图12 (B)、图13 (B)和图14 (B)分别是表示沿着图5 (A)、 图6 (A)、图7 (A)、图8 (A)、图9 (A)、图10 (A)、图11 (A)、图 12 (A)、图13 (A)和图14 (A)的X-X'线切取的切断截面的图。图5 (C)、图6 (C)、图7 (C)、图8 (C)、图9 (C)、图10 (C)、图11 (C)、 图12 (C)、图13 (C)和图14 (C)分别是表示沿着图5 (A)、图6 (A)、 图7 (A)、图8 (A)、图9 (A)、图10 (A)、图11 (A)、图12 (A)、 图13 (A)和图14 (A)的Y-Y'线切取的切断截面的图。
本发明的半导体非易失性存储器的制造方法具有依次执行的下面的 工序。
首先准备p型的硅基板20作为第1导电类型的半导体基板。在该硅 基板20的一个主表面侧上例如通过STI法形成元件分离膜21。另外，还 可以通过LOCOS法形成元件分离膜21。元件分离膜21在第1方向上延 伸设置有多个，在与第1方向正交的第2方向上以一定宽度和一定间隔 平行地排列而成。而且，作为p型的硅基板，也可以使用在n型的基板 上具有p型的阱的结构的硅基板(图4 (A)、 (B)和(C))。
接着在硅基板20的一个主表面20a上依次层叠栅极氧化膜、导电膜 和第l氮化硅膜。为此首先例如通过热氧化来形成栅极氧化膜31。接着 例如通过CVD (ChemicalVoporDeposition,化学气相沉积)法将导电膜 形成为堆积了聚硅氧垸的聚硅氧烷膜。然后例如通过CVD法形成第1氮
化硅膜。
下面设定在第2方向上延伸、平行且等间隔的直线带状的阶梯区域
27。此时，将阶梯区域27间的区域设定为平坦区域25。
接着对第1氮化硅膜进行构图(patterning),保留阶梯区域27的第
l氮化硅膜，并去除平坦区域25的氮化硅膜以形成氮化掩模70。该氮化
掩模70的形成是通过以往公知的光刻(photo Lithography)和干式蚀刻 (Dry Etching)来进行的。
进而，通过使用氮化掩模70的干式蚀刻加工聚硅氧烷膜来形成栅极
34。栅极34在第2方向上延伸设置有多个，在第l方向上以一定宽度和
一定间隔平行地排列而成。即，栅极34形成为与元件分离膜21正交(图
5 (A)、 (B)和(C))。
接着进行使用氮化掩模70和栅极34作为掩模的干式蚀刻，去除平
坦区域25的栅极氧化膜来露出硅基板20。此时保留阶梯区域27的栅极
氧化膜32。
再接着进行使用氮化掩模70和栅极34作为掩模的干式蚀刻，在硅 基板20的一个主表面上形成凹部(槽)。凹部72的底面为平行于主表面 21的平坦面，而且为平坦区域25的上表面。这些凹部72以一定宽度平 行地形成在相邻的栅极34之间。
而且，用于形成凹部72的蚀刻可以通过来自任意合适的垂直方向的 异方性干式蚀刻来进行。通过来自垂直方向的异方性干式蚀刻，阶梯部 28的侧面垂直于硅基板的主表面。
通过干式蚀刻在硅基板20的平坦区域上形成凹部72，在阶梯区域 上形成阶梯部28。凹部72的深度、即阶梯部28的平坦区域25距硅基板 20的上表面的高度需要使在后面的工序中形成的电荷蓄积氮化膜位于阶 梯部28的上表面的下侧。电荷蓄积氮化膜的下端位于形成在平坦区域上 的底部氧化膜的上表面上。由于底部氧化膜形成为5nm 20nm左右的厚 度，所以凹部的深度至少需要大于10nm，如果考虑蚀刻时间等，则优选 形成为50nm左右。
接着在平坦区域25的硅基板20的上表面和阶梯部28、栅极氧化膜
32和栅极34的侧面上形成第1氧化硅膜45。第1氧化硅膜45例如通过 热氧化而形成(图6 (A)、 (B)和(C))。
接着在以俯视方式观察硅基板20的一个主表面侧的情况下从两侧 夹住栅极34的区域上分别形成杂质低浓度扩散层23。杂质低浓度扩散层 23从硅基板20的平坦区域25的部分遍及阶梯部28的侧面28a，并且从 各自的表面21和28a起形成为恒定的厚度。为了在阶梯部28的侧面28a 的区域部分上形成杂质低浓度扩散层，需要将n型杂质作为第2导电类 型从倾斜于平坦区域25的铅直方向的方向进行注入(在图7 (B)中用 箭头I表示)。此处，将砷(As)作为杂质以lxlO"个/cn^左右的浓度进 行注入。这样，这些杂质低浓度扩散层23沿着阶梯部28中的露出于凹 部72的侧面28a从阶梯部28的顶面向下方延伸，然后形成为向沿着凹 部72的底面相邻的阶梯部28的侧面28a延伸(图7 (A)、 (B)和(C))。
然后通过CVD法在第1氧化硅膜45上形成氮化硅膜。之后进行以 往公知的干式蚀刻，去除平坦区域25上的与第1主表面平行的部分上的 第2氮化硅膜的部分。其结果，第2氮化硅膜被加工为平行于阶梯部28 的侧面的平板状，作为电荷蓄积氮化膜42而保留(图8(A)、(B)和(C))。
接着在平坦区域25的硅基板20上形成杂质扩散区域24。此处，使 用氮化掩模70和电荷蓄积氮化膜42作为掩模将n型杂质作为第2导电 类型从平坦区域25的铅直方向进行注入(在图9 (B)中用箭头II表示)。 例如，将As作为杂质以lxlO。个/cmS左右的浓度进行注入。通过注入 As，从而在作为杂质低浓度扩散层23的、平坦区域25的部分上形成杂 质扩散区域24。而且作为杂质低浓度扩散层23的、未形成杂质扩散区域 24的区域部分成为电阻变化部22 (图9 (A)、 (B)和(C))。
然后通过CVD法形成第2氧化硅膜80，之后例如通过CMP法而进 行平坦化。第2氧化硅膜形成在杂质扩散区域24、氮化掩模70和电荷蓄 积氮化膜42上，嵌入相邻的栅极34之间(图10 (A)、 (B)和(C))。
接着对第2氧化硅膜80进行构图，在元件分离区域29a上形成氧化 掩模82。在该工序中，通过光刻和干式蚀刻保留第2氧化硅膜80的元件 分离膜21上的部分，去除其他部分而形成开口部83。将该蚀刻进行到露
出杂质扩散区域24为止(图ll (A)、 (B)和(C))。
并且，氧化掩模82形成为从一个阶梯区域起经由在第1方向上相邻 的其他阶梯区域而在第1方向上延伸的条状。氧化掩模82覆盖隔着阶梯 区域相邻的平坦区域中的一方，露出另一方。而且，该氧化掩模覆盖隔 着主动区域相邻的元件分离区域中的一方，露出另一方。
下面通过CVD法在电荷蓄积氮化膜42上形成顶部氧化膜43，通过 来自垂直方向的异方性蚀刻进行加工(图12 (A)、 (B)和(C))。并且 此时，在氧化掩模82的侧壁上也形成氧化硅膜85。
然后通过CVD法以嵌入被平坦区域25上的电荷蓄积部40所夹持的 区域中的方式堆积钨(W)而形成导电膜35 (图13 (A)、 (B)和(C))。
接着通过CMP去除钨的导电膜35和氧化掩模82，露出氮化掩模70 (图14 (A)、 (B)禾卩(C))。
如上在硅基板20上的沟道方向整个区域上与栅极34平行地形成电 荷蓄积部40和主电极36。
形成主电极36之后的层间绝缘膜和金属布线的形成由于可以使用 以往公知的方法进行所以省略其说明。
根据本发明的半导体装置的制造方法，通过使用氧化掩模的蚀刻来 形成用于嵌入导电膜的开口部。如果通过进行通常的光刻和干式蚀刻来 形成矩形形状的开口部，则曝光光难以集中于矩形的顶点附近，角部变 得圆钝。与此相对，在本发明的方法中，由于形成条状的氧化掩模，用 电荷蓄积氮化膜和氧化掩模的面勾画出开口部，所以开口部的角不会变 圆。因此，可以使主电极与电荷蓄积氮化膜间的距离保持恒定。
另外，根据该结构，由于成为在第2方向上夹着元件分离区域而相 邻的存储单元之间连接有主电极的结构，所以不需要连接相邻的2个主 电极的布线。
(半导体存储装置的制造方法的其他例子)
参照图15说明本发明的半导体非易失性存储器的制造方法的其他 例子。图15是用于说明本发明的半导体非易失性存储器的制造方法的工 序图。图15 (A)是概要平面图。图15 (B)是表示沿着图15 (A)的
X-X'线切取的切断截面的图。图15 (C)是表示沿着图15 (A)的Y-Y， 线切取的切断截面的图。
该制造方法中氧化掩模的形状不同，其他工序与参照图4 图14所 说明的上述制造方法相同。此处省略其重复说明。
此处将氧化掩模形成为在元件分离区域上连续的带状。
根据本发明的半导体装置的制造方法的其他例子，通过使用氧化掩 模的蚀刻来形成用于嵌入导电膜的开口部。如果通过进行通常的光刻和 干式蚀刻来形成矩形形状的开口部，则曝光光难以集中于矩形的顶点附 近，角部变得圆钝。与此相对，在该方法中，由于形成带状的氧化掩模， 因而用电荷蓄积氮化膜和氧化掩模的面勾画出开口部，所以开口部的角 不会变圆。因此，可以使主电极与电荷蓄积氮化膜间的距离保持恒定。
并且，根据该结构，由于将氧化掩模形成为带状，所以相比于将氧 化掩模形成为条状的情况，易于形成细微的图形。
权利要求
1.一种半导体存储装置，其特征在于，该半导体存储装置具有设定有平坦区域和相比于该平坦区域而一个主表面相对于另一个主表面的位置高的阶梯区域的第1导电类型半导体基板；经由栅极氧化膜而设置在上述阶梯区域的上述半导体基板的一个主表面上的栅极；第2导电类型的第1和第2杂质扩散区域，它们作为形成于上述半导体基板的一个主表面侧的表层区域中的、隔着上述平坦区域的一部分的上述栅极的位置上的一对杂质扩散区域，导电类型与上述第1导电类型不同；上述第2导电类型的第1和第2电阻变化部，它们在上述表层区域中的上述栅极的正下方的区域部分和上述第1杂质扩散区域和第2杂质扩散区域之间，分别形成于从与上述平坦区域的上述第1和第2杂质扩散区域相邻的区域到设置于上述阶梯区域的阶梯部的侧面的部分，且它们的杂质浓度低于上述第1和第2杂质扩散区域的杂质浓度；设置于上述半导体基板的上述第1和第2杂质扩散区域上的第1和第2主电极；在上述第1主电极和上述栅极之间与它们相邻地进行了设置的第1电荷蓄积部；以及在上述第2主电极和上述栅极之间与它们相邻地进行了设置的第2电荷蓄积部，上述第1和第2电荷蓄积部分别通过依次层叠底部氧化膜、电荷蓄积氮化膜和顶部氧化膜而构成，上述第1主电极和设置于上述第1电荷蓄积部的电荷蓄积氮化膜之间的距离恒定，并且上述第2主电极和设置于上述第2电荷蓄积部的电荷蓄积氮化膜之间的距离恒定。
2. —种半导体存储装置的制造方法，其特征在于，该半导体存储装 置的制造方法具有执行如下处理的步骤在第1导电类型半导体基板的一个主表面侧在第1方向延伸地、平行且等间隔地形成多个元件分离膜；在上述半导体基板的一个主表面上依次形成栅极氧化膜、导电膜和第1氮化硅膜；在与上述第1方向正交的第2方向延伸地、平行且等间隔地设定阶梯区域，将上述阶梯区域间的区域设定为平坦区域；对上述第1氮化硅膜进行构图，保留上述阶梯区域的上述第1氮化硅膜，并除去上述平坦区域的上述第1氮化硅膜来形成氮化掩模；通过使用上述氮化掩模进行的蚀刻来对上述导电膜进行构图以形成栅极，，通过使用上述氮化掩模和栅极作为掩模进行的蚀刻来去除上述平坦区域的栅极氧化膜，并且对上述平坦区域的半导体基板进行凹蚀刻，在 上述半导体基板的一个主表面侧形成台状的阶梯部；在上述平坦区域的半导体基板的一个主表面上以及在阶梯部、栅极氧化膜和栅极的侧面上形成第1氧化硅膜；在上述半导体基板的隔着上述栅极的区域上，在从作为凹部的底面的平坦区域起经由上述阶梯部的侧面来注入不同于上述第1导电类型的第2导电类型的杂质而形成杂质低浓度扩散层；在对上述阶梯部、栅极氧化膜和栅极的侧面的上述第1氧化硅膜上形成氮化硅膜之后对该氮化硅膜进行蚀刻，在阶梯部的侧面上将上述氮化硅膜加工为平板状，形成电荷蓄积氮化膜；在作为上述杂质低浓度扩散层的一部分的上述半导体基板的平坦区域的一部分上，将上述氮化掩模和电荷蓄积氮化膜作为掩模而注入上述第2导电类型的杂质，从而形成杂质扩散区域，并且将上述半导体基板 的表层区域中的上述栅极的正下方的区域和上述杂质扩散区域之间的上 述杂质低浓度扩散层的部分作为电阻变化部；在上述杂质扩散区域、上述氮化掩模和电荷蓄积氮化膜上形成第2氧化硅膜，并使其嵌入到相邻的栅极间；对上述第2氧化硅膜进行构图，在元件分离区域上形成在上述第1方向上延伸的氧化掩模，并将在上述第2方向上相邻的氧化掩模之间的 上述电荷蓄积氮化膜所夹持的区域的半导体基板露出；在上述阶梯部、栅极氧化膜和栅极的侧面的上述电荷蓄积氮化膜上形成顶部氧化膜；以及在上述露出的半导体基板上形成主电极。
3. 根据权利要求2所述的半导体存储装置的制造方法，其特征在于， 按照从一个阶梯区域起经由在上述第1方向上相邻的其他阶梯区域而在上述第1方向上延伸的条状来形成上述氧化掩模，上述氧化掩模覆盖相邻的平坦区域中的一方，将另一方露出， 上述氧化掩模覆盖相邻的元件分离区域中的一方，将另一方露出。
4. 根据权利要求2所述的半导体存储装置的制造方法，其特征在于， 按照在元件分离区域上连续的带状来形成上述氧化掩模。
全文摘要
本发明提供一种半导体存储装置及其制造方法，该半导体存储装置通过抑制蓄积在并非读取对象的电荷蓄积部中的电子(电荷)导致的漏极—源极间电流的降低，在读取对象的电荷蓄积部中，将蓄积有电子(电荷)的状态和没有蓄积电子(电荷)的状态下的漏极-源极电流之差保持得较大。作为解决手段，该半导体存储装置具有半导体基板、栅电极、第1和第2杂质扩散区域、第1和第2电阻变化部、第1和第2主电极以及第1和第2电荷蓄积部。第1和第2电荷蓄积部构成为分别按顺序层叠底部氧化膜、电荷蓄积氮化膜以及顶部氧化膜。另外，第1主电极和设置于第1电荷蓄积部的电荷蓄积氮化膜之间的距离恒定，而且，第2主电极和设置于第2电荷蓄积部的电荷蓄积氮化膜之间的距离恒定。
文档编号H01L27/115GK101174634SQ20071011265
公开日2008年5月7日 申请日期2007年6月26日 优先权日2006年10月31日
发明者水越俊和 申请人:冲电气工业株式会社