半导体装置的配线结构和形成所述配线结构的方法

专利名称：半导体装置的配线结构和形成所述配线结构的方法
技术领域：
本发明总体上涉及一种半导体装置的配线，更具体地，涉及半导体装 置的制造。
背景技术：
在半导体装置中，配线结构包括接触插塞、导线等，并且通常利用具 有低电阻的金属(例如，铝、铜、钨等)形成。作为半导体装置，已经获 得了较高的集成度，钨已经更频繁地用于以上金属中的配线结构，这是因 为钨具有由于其它金属的阶梯覆盖(step coverage)特性，并且通过干蚀 刻过程可以很容易形成图案。此外，钨具有超过3，400'C的高熔点，因此 鸨具有良好的热阻，而且由于钨的配线结构中的电迁移，开路故障几乎不 会出现。因此，研究己经聚焦在形成包括接触插塞和导电图案的半导体装置的 钨配线结构的方法上。化学气相沉积(CVD)过程、原子层沉积(ALD) 过程、物理气相沉积(PVD)过程等用作形成用于半导体装置的钨配线结 构的方法。CVD过程具有良好的间隙填充特性，因此CVD过程目前已经用 于形成用于高集成的半导体装置的配线结构。然而，通过CVD过程形成的钨层可能具有粗糙的表面。当钨层通过 CVD过程形成时，钩源气体和还原气体彼此发生化学反应而形成多个独立 的晶体结构，因此在钨层的上部可能产生晶体结构之间的空间。当钨层具 有较差的表面形态时，光致抗蚀剂可能不会恰当地粘附到钨层上，和/或凹口可能在接下来的光刻加工中形成于光阻图案(photoresist pattern)的 侧壁上，使得通过利用光阻图案作为蚀刻掩模使钩层形成图案而形成的配 线结构可能具有较差的轮廓。另外，在钨层的上部处的突起可能在蚀刻过 程中不能完全去除，使得在相邻配线结构之间可能产生桥接。为了解决以上问题，当进行孔可以很好地填充有钨以在孔中形成第一 钨层的CVD过程后，抛光第一钩层以形成接触插塞。当进行PVD过程以形 成第二钨层后，第二钨层形成图案以在接触插塞上形成钨层图案。此方法 公开在韩国公开专利出版物第2005-52630号中。然而，根据以上方法，当 通过CVD过程形成钨层后，在钨层的顶面上进行化学机械抛光(CMP)过 程。另外，在CMP过程后进行用于改进钨层的表面特性的清洁过程和其它 过程。同样地，半导体装置配线结构的形成很复杂且是成本很高的工艺。发明内容本发明的实施例提供了可以通过简单的过程形成并具有良好表面形 态的半导体装置配线结构。本发明的实施例提供了形成具有良好表面形态(即，平滑表面)的半 导体装置配线结构的方法。根据本发明的一些实施例，半导体装置的配线结构包括绝缘间层、插 塞和导电图案。绝缘间层在基板上具有穿过该绝缘间层的开口。包括鸽的 插塞填充开口。插塞通过利用源气体的反应的沉积过程而形成。导电图案 结构与插塞接触，并且包括第一钨层图案和第二钩层图案。第一钩层图案 通过沉积过程形成。第二钨层图案通过物理气相沉积(PVD)过程形成。在一些实施例中，沉积过程可以包括化学气相沉积(CVD)过程和原 子层沉积(ALD)过程。在一些实施例中，第一钨层图案可以具有为开口宽度的大约50%到大 约100%的厚度。在一些实施例中，第一钨层图案可以具有大约100A到大约500A的厚度。在一些实施例中，阻挡层图案可以形成于开口的底部和侧壁上。 根据本发明的一些实施例，形成半导体装置配线结构的方法包括在基板上形成绝缘间层，所述绝缘间层具有穿过该绝缘间层的开口。进行利用 源气体的反应的沉积过程，以形成填充开口并覆盖绝缘间层的第一金属层。第二金属层通过PVD过程形成于第一金属层上。第一和第二金属层形成图案以形成插塞和导电图案结构。插塞填充开口。导电图案结构包括第 一金属层图案和第二金属层图案。第一金属层图案被构成为形成于插塞 上。第二金属层被构成为形成于第一金属层图案上。在一些实施例中，沉积过程可以包括CVD过程和ALD过程。 在一些实施例中，CVD过程可以包括将六氟化钩气体和氢气提供到基 板上。在一些实施例中，在提供六氟化钨气体和氢气之前，所述方法可以进 一步包括将以下任何一种气体提供到基板上硅垸(SiH4)气体、乙硅垸 (Si2H6)气体、四氟化硅(Si F4)气体、二氯甲硅烷(SiCl2H2)气体和 乙硼烷(B2H6)气体。在一些实施例中，利用ALD过程形成第一金属层可以包括重复进行步 骤i)到iv): i)将还原气体提供到包含基板的腔室中；ii)通过将第一吹 扫气(purge gas)提供到腔室中来净化腔室；iii)将钩源气体提供到腔室 中；以及iv)通过将第二吹扫气提供到腔室中来净化腔室。在一些实施例中，第一金属层可以具有为开口宽度的大约50%到大约 100%的厚度。在一些实施例中，第一金属层可以具有大约100A到大约500A的厚度。 在一些实施例中，阻挡层可以进一步形成于开口的底部和侧壁上。 根据本发明的其它实施例，形成半导体装置配线结构的方法包括步 骤形成第一绝缘间层，所述第一绝缘间层具有穿过该第一绝缘间层的第 一开口，所述第一开口使基板中的杂质区露出。包括掺杂有杂质的多晶硅 的插塞形成在第一开口中。第二绝缘间层形成于第一绝缘间层上，其中所 述第二绝缘间层具有穿过该第二绝缘间层的第二开口。第二开口露出第一 插塞。进行利用源气体的反应的沉积过程，以形成填充第二开口并覆盖第 二绝缘间层的第一金属层。第二金属层通过PVD过程形成于第一金属层 上。第一和第二金属层形成图案以形成接触部和导电图案结构。接触部填 充第二开口。导电图案结构包括第一金属层图案和第二金属层图案。第一金属层图案被构成为形成于接触部上。第二金属层被构成为形成于第一金 属层图案上。在一些实施例中，沉积过程可以包括CVD过程和ALD过程。 在一些实施例中，导电图案中的第一金属层图案可以具有为第二开口 的宽度的大约50%到大约1005^的厚度。根据本发明的其它实施例，形成半导体装置配线结构的方法包括步 骤在基板上形成单元栅结构(cell gate structure)、字符串选择线(string selection line) (SSL)和接地选择线(GSL)。第一绝缘间层形成于基板上 以覆盖单元栅结构、SSL和GSL。共用源极线(CSL)穿过第一绝缘间层 形成。CSL与和GSL相邻的基板的一部分接触。第二绝缘间层形成于第一 绝缘间层和CSL上。开口穿过第一和第二绝缘间层形成。进行利用源气体 的反应的沉积过程，以形成填充开口并覆盖第二绝缘间层的第一金属层。 第二金属层通过PVD过程形成于第一金属层上。第一和第二金属层形成图 案以形成插塞和导电图案结构。插塞填充开口。导电图案结构包括第一金 属层图案和第二金属层图案。第一金属层图案被构成为形成于插塞上。第 二金属层被构成为形成于第一金属层图案上。在一些实施例中，沉积过程可以包括CVD过程和ALD过程。 在一些实施例中，导电图案结构中的第一金属层可以具有为开口的宽 度的大约50%到大约100%的厚度。因为插塞和电连接到插塞的导电图案通过简单、低成本的过程形成， 所以本发明的实施例较有利。另外，导电图案可以具有增强的顶面形态 (即，平滑表面)。同样地，可以减少相邻导电图案之间的桥接现象和导 电图案的断开现象的出现。


通过参照相应的附图详细说明本发明的实施例使本发明的以上和其它特征和优点变得更加清晰，其中图l是说明根据本发明的一些实施例的半导体装置的配线结构的横截 面视图；图2到图5是说明形成图1的半导体装置的配线结构的方法的横截面视图；图6是说明根据本发明的一些实施例的DRAM装置中的位线结构的透视图；图7到图11是说明形成图6中的DRAM中的位线结构的方法的横截面视图；图12是说明根据本发明的一些实施例的NAND快闪存储装置的透视图；图13到图16是说明制造图12中的NAND快闪存储装置的方法的横截 面视图；图17是比较实例1的SEM图片； 图18是实例1的SEM图片；以及 图19是实例2的SEM图片。
具体实施方式
在下文中，将参照附图更充分地说明本发明，其中显示了本发明的一 些实施例。然而，本发明可以具体表现为许多不同的形式，而不应该认为 限制在此说明的实施例。相反，这些实施例提供为使得本公开内容透彻和 完整，并将本发明的范围充分地传达给本领域的普通技术人员。在图中， 为清晰起见可以放大层和区域的尺寸和相对尺寸。应该理解，当元件或层称为"在另一个元件或层上"、"连接到"或"连结 到，，另一个元件或层时，所述元件或层可以直接在所述另一个元件或层上、 连接或连结到其它元件或层，或可以存在插入的元件或层。相反，当元件 称为"直接在另一个元件或层上"、"直接连接到"或"直接连结到"另一个元 件或层时，不存在插入的元件或层。相同的参考符号在全文中指相同的元 件。在此使用的术语"和/或"包括一个或多个相关所列项目的任何和所有的 组合。将会理解，虽然术语第一、第二、第三等可以用在此处以说明各种元 件、部件、区域、层和/或区段，但这些元件、部件、区域、层和/或区段 不应该受到这些术语的限制。这些术语只用于一个元件、部件、区域、层 或区段与另一个区域、层或区段的区分。因此，在以下说明的第一元件、部件、区域、层或区段在不脱离本发明的教示的前提下也可以称为第二元 件、部件、区域、层或区段。诸如"在...之下"、"在...下面"、"下方"、"上方"、"上面的"等的空间上 相关的术语可以用在此处以说明一个元件或特征与在图中说明的另一元 件或特征的关系。将会理解，除了图中所表示的方位之外，空间上相关的 术语意指包括使用或操作中装置的不同方位。例如，如果图中的装置翻转， 则描述为在其它元件或特征的"下方"或"之下"的元件被定向为在其它元件 或特征的"上方"。因此，例示性术语"下方"可以包括在上方和下方的两个方位。装置可以另外定向(旋转90度或在其它方位)，并因此解释在此使用的空间上相对的描述符。在此使用的术语只是为了说明具体的实施例，而不是限制本发明。除 非前后文清楚地另外表示出，否则在此使用的单数形式"一个"和"此"意指 也包括复数形式。将会理解，术语"包括"和/或"包含"当在此说明书中使用 时，详细说明存在的规定特征、整数、步骤、操作、元件和/或部件，但 不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其群 组的存在或增加。本发明的一些实施例参照示意说明本发明的理想实施例(和中间结 构)的横截面在此加以说明。同样地，例如，由于制造技术和/或容限造 成说明的形状变化是可预期的。因此，本发明的实施例不应该认为限制在 此说明的区域的具体形状，而是包括由例如制造造成的形状的偏差。例如， 作为矩形说明的布植区典型地具有圆形或弯曲特征和/或在其边缘的布植 浓度的梯度，而不是由布植区到非布植区的二进制变化。同样地，通过布 植形成的埋入区可以在埋入区和通过其发生布植的表面之间的区域中造 成一些布植。因此，在图中说明的区域自然是示意性的，而所述区域的形 状不是要说明装置区域的实际形状，也不是限制本发明的范围。除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与 本发明所属领域的普通技术人员通常理解的相同含义。还将进一步理解诸 如通常使用的字典中所限定的术语应该认为与其在相关技术的上下文中 的含义一致的含义，除非在此清楚限定，否则不能解释为理想化或过度正 式的含义，在下文中，将参照附图详细说明本发明。图l是说明根据本发明的一些实施例的半导体装置的配线结构的横截面视图；参照图l，设置了基板100。基板100可以包括单晶硅(single crystalline silicon)。导电结构(未示出)可以形成于基板100上。具有穿过其的开口 104的绝缘间层102形成于基板100上。绝缘间层 102可以包括二氧化硅。基板100的顶面可以通过开口 104露出。当导电 结构形成于基板IOO上时，开口 104可以露出导电结构。当开口 104具有小于大约300A (埃)的宽度时，形成于开口 104中 的插塞108a可以具有与基板100的小接触面积，使得插塞108a可以具有 高接触阻力。当开口 104具有大于大约l，OOOA的宽度时，形成插塞108a 的区域大到使得包括插塞108a的半导体装置可能无法高度集成化。因此， 开口 104可以具有大约300A到大约l,OOOA的宽度。阻挡层图案106a形成于开口 104的侧壁和底部上。阻挡层图案106a 可以包括金属。在本发明的一些实施例中，阻挡层图案106a具有堆叠结 构，其中钛层和氮化钛层顺序堆叠。插塞108a形成于开口104中。插塞108a可以包括金属，例如钨，而插 塞108a可以通过利用沉积源气体的反应的沉积过程而形成。沉积过程可以 包括化学气相沉积(CVD)过程、原子层沉积(ALD)过程等。由CVD 过程形成的金属层可以具有小于由ALD过程形成的金属层的电阻的电阻， 因此插塞108a优选通过CVD过程形成。导电图案结构116形成于绝缘间层102上以与插塞108a接触。导电图案结构116具有顺序堆叠第一金属层图案112和第二金属层图 案114的结构。在本发明的一些实施例中，第一和第二金属层图案112和114 包括钩。第一金属层图案112可以通过使第一金属层的一部分形成图案而 形成，其中所述第一金属层通过形成插塞108a的沉积过程形成。具体地， 当进行沉积过程时，第一金属层形成于基板100和绝缘间层102上以填充开 口104。填充开口104的第一金属层的一部分可以称为插塞108a，而插塞 108a和绝缘间层102上的第一金属层的另一部分在形成图案后可以称为第 一金属层图案112。第二金属层图案114可以通过物理气相沉积(PVD)过 程形成于第一金属层图案112上。当导电图案结构116中的第一金属层图案112具有小于开口104的宽度 的大约50%的厚度时，插塞108a可能无法充分地填充开口104。当第一金 属层图案112具有大于开口104的宽度的厚度时，第一金属层图案112由于 其大的厚度而可能具有较差的表面粗糙度。因此，导电图案结构116中的 第一金属层图案112可以具有开口104的宽度的大约50%到大约100%的厚 度。第一金属层图案112通过利用沉积源气体的反应的沉积过程而形成， 因此，当第一金属层图案112具有大于大约500A的厚度时，第一金属层图 案112可能具有较差的表面形态。因此，导电图案结构116中的第一金属层 图案112可以具有小于大约500A的厚度。在本发明的一些实施例中，第一 金属层图案112可以具有小于大约300A的厚度，以便获得良好的表面形态。当开口104具有大约300A到大约1，000A的宽度时，导电图案结构116 中的第一金属层图案112可以具有大约150A到大约500A的厚度。图2到图5是说明形成图1中的半导体装置的配线结构的方法的横截面 视图。参照图2， 二氧化硅沉积在基板100上以形成绝缘间层102。基板IOO 可以包括单晶硅。绝缘间层102通过光刻加工被部分蚀刻，以形成露出基 板100的顶面的开口104。阻挡层106形成于开口104的侧壁和底部上以及绝缘间层102上。阻挡 层106可以使用金属形成。在本发明的一些实施例中，阻挡层106通过顺序 形成钛层和氮化钛层而形成。具体地，当钛层通过利用四氯化钛(TiCU) 气体的CVD过程形成于开口104的侧壁和底部上以及绝缘间层102上后，氮 化钛层通过利用四氯化钛(TiCU)气体和氨(NH3)气的CVD过程形成于 钛层上。当金属层通过利用钨源气体(例如，六氟化钨(WF6)气体)的CVD 过程而形成时，阻挡层106可以防止六氟化钨(WF6)气体中所包括的氟 (F)损坏绝缘间层102和基板100，并用作绝缘间层102和金属层之间的粘 接层。当阻挡层106形成为只具有单一钛层而没有氮化钛层时，阻挡层106 中所包括的钛和用于形成金属层的钨源气体可以彼此反应，使得可能产生不受欢迎的副产物，例如，四氟化钛(TiF4)。因此，阻挡层106可以形成 为具有顺序堆叠钛层和氮化钛层的堆叠结构。参照图3，进行利用源气体的反应的第一沉积过程，以将金属(例如， 钨)沉积在开口104中以及绝缘间层102上，从而形成填充开口104并覆盖 绝缘间层102的第一金属层108。第一沉积过程可以包括CVD过程和/或ALD过程。即，第一金属层108 可以通过CVD过程和/或ALD过程形成。因为通过CVD过程所形成的金属 层具有小于通过ALD过程所形成的金属层的电阻的电阻，所以，第一金属 层108可以通过CVD过程形成。下面可以说明通过CVD过程形成第一金属层108 (例如，钨层)的 方法。将还原气体和钨源气体提供到包含基板100的腔室中，以在阻挡层 106上形成钨籽晶层(seedlayer)。例如，还原气体可以包括硅烷(SiH4) 气体、乙硅烷(Si2H6)气体、二氯甲硅垸(SiCl2H2)气体、乙硼烷(B2H6) 气体等。这些气体可以单独使用或混合使用。例如，钨源气体可以包括六 氟化钨(WF6)气体、六氯化钨(WC16)气体、六羰基钨(W (CO) 6) 气体等。这些气体可以单独使用或混合使用。将氢气和钨源气体提供到腔室中以与钨籽晶层的顶面反应，从而形成 用作第一金属层108的钨层。CVD过程可以在大约360。C到大约440。C的温度下进行。 当钨层通过氢气、钨源气体和钨籽晶层之间的反应形成时，幵口 104 可以很容易地填充有钨层。然而，可供选择地，钨层可以利用氢气和钨源 气体形成，而无需形成钨籽晶层。通过ALD过程形成第一金属层108 (例如，钨层)的方法说明如下。 将还原气体提供到包含基板100的腔室中。例如，还原气体可以包括 硅烷(SiH4)气体、乙硅烷(Si2H6)气体、二氯甲硅烷(SiCl2H2)气体、 乙硼垸(B2H6)气体等。这些气体可以单独使用或混合使用。当还原气体 被提供到基板100上时，还原气体的第一部分与基板IOO的顶面反应，使 得作为钨的晶体生长点(crystal growth site)的硅粘附到基板100的顶面 上。将吹扫气被提供到包含基板100的腔室中。例如，吹扫气可以包括氮气、氩气、氦气等。这些气体可以单独使用或混合使用。没有与基板ioo的顶面发生反应的还原气体的第二部分可以通过将吹扫气提供到基板IOO 上而被去除。将钨源气体提供到基板100上。例如，钨源气体可以包括六氟化钨 (WF6)气体、六氯化钨(WC16)气体、六羰基钨(W (CO) 6)气体等。 这些气体可以单独使用或混合使用。当提供钨源气体时，在钨源气体的第 一部分中的钨取代粘附到基板100的顶面上的硅，而没有取代硅的钨源气 体的第二部分可以与硅接合成为气态。将吹扫气提供到基板100上，因此，可以去除包括硅和未反应的钨源 气体的气体。如上所述，提供还原气体、提供吹扫气、提供钨源气体和提供吹扫气 可以称为加工循环，而具有理想厚度的第一金属层108可以通过重复加工 循环而形成。在一些实施例中，ALD过程可以在大约30(TC到大约350'C的温度下 进行。在下文中，将说明通过CVD过程形成第一金属层的实施例。当导电 层通过CVD过程形成时，导电层可以具有优于通过PVD过程形成的导电 层的阶梯覆盖。因此，具有高纵横比的开口可以通过CVD过程很好地填 充有导电层，而在所述开口中没有空隙。第一金属层108形成用于填充开口 104。第一金属层108具有的厚度 越大，第一金属层108中的钨晶体之间产生的空间越深且越多，其中每个 钨晶体都独立生长，使得第一金属层108可能具有较差的表面粗糙度。因 此，第一金属层108优选形成为具有至少能够填充开口 104的厚度。具体地，第一金属层108可以具有开口 104的宽度的大约50。/。到大 约100%的厚度。当第一金属层108具有小于开口 104的宽度的大约50 %的厚度时，开口 104无法充分地以第一金属层108填充。当第一金属层 108具有大于幵口 104的宽度的厚度时，第一金属层108可能具有较差的 表面粗糙度。另外，由于当第一金属层108具有大于大约500A的厚度时，第一金属层108可能具有较差的表面形态(即，粗糙表面)，所以第一金属层108 可以具有小于大约500A的厚度。第一金属层108优选具有小于大约300A 的厚度，以便具有更好的表面形态。当开口 104具有大约300A到大约 1，000A的宽度时，第一金属层108可以具有大约150A到大约500A的厚度。'如上所述，包括钨的插塞108a可以通过形成第一金属层108形成于 开口 104中。艮卩，填充开口 104的第一金属层108的一部分可以称为插塞 108a。另外，第一金属层108的另一部分108b在形成图案后可以称为第 一金属层图案U2。参照图4，钨通过PVD过程沉积在第一金属层108上，使得第二金属 层110可以形成于第一金属层108上。具体地，PVD过程可以在具有大约 2 kW和大约10 kW的直流(DC)电源的大约10 nTorr和大约100 nTorr 的腔室压力下在大约200'C和大约400'C的温度下进行。腔室压力可以通 过利用设置在腔室中的惰性气体来控制。通过PVD过程形成的第二金属层110可以具有低于通过CVD过程形 成的第一金属层108的电阻的电阻。另外，第二金属层110可以具有优于 第一金属层108的表面粗糙度的表面粗糙度。因此，在本发明的一些实施例中，包括第一和第二金属层108和110 的最终金属层结构通过形成第一金属层108可以具有平滑的表面，以具有 至少能够填充开口 104并形成具有在第一金属层108上的平滑表面的第二 金属层110的厚度。然而，当第一金属层108具有大于大约500A的厚度时，由于在第二 金属层IIO下面的第一金属层108的较差表面粗糙度，形成于第一金属层 108上的第二金属层110具有较差的表面粗糙度(即，粗糙表面)。参照图5，硬掩模(未示出)可以形成于第二金属层IIO上。例如， 硬掩模可以通过在第二金属层110上形成氮化硅层并使氮化硅层形成图案 而形成。氮化硅层可以通过光刻加工形成图案。第二金属层110、第一金属层108和阻挡层106利用作为蚀刻掩模的 硬掩模被部分蚀刻，使得可以形成包括第一金属层图案结构U2和第二金 属层图案114并连接到插塞108a的导电图案结构116。与插塞108a接触的导电图案结构116可以具有沿预定的方向延伸的线性形状、或隔离岛形状。第二金属层IIO具有平滑的表面。因此，在通过使第二金属层110、 第一金属层108和阻挡层106形成图案所形成的导电图案结构116中，可 以减少由于导电图案结构116的突起的不充分蚀刻而造成桥接、由于过度 蚀刻导电图案结构116的凹部而造成下层的损坏、以及光刻加工中由于导 电图案结构116的凹口而导致的不规则图案宽度。因此，当形成第一金属层108后，可以不需要另外的抛光过程。此外， 也可以不需要伴随抛光过程的清洗过程、表面处理过程等。因此，可以简 化形成配线，使得用于形成配线的成本可以降低。图6是说明根据本发明的一些实施例的DRAM装置中的位线结构的透 视图。设置了包括由隔离层202限定的有源极区和隔离区的基板200。每个都 包括栅极绝缘层图案204、用作字线(word line)的栅电极206以及杂质区 210的多个金属氧化物半导体(MOS)晶体管形成于基板200上。包括氮化 硅的第一掩模208形成于栅电极206上。隔离件212形成于栅极绝缘层图案 204、栅电极206和第一硬掩模208的侧壁上。第一绝缘间层214形成于基板200上以覆盖MOS晶体管。第一绝缘间 层214可以具有平坦的上表面。第一绝缘间层214包括每个都露出杂质区210的多个第一开口216。第 一开口216分别自对准多个隔离件212。因此，隔离件212可以通过第一开 口216露出。多个插塞218分别形成于第一开口216中。插塞218可以包括掺有杂质 的多晶硅。每个插塞218都可以用作位线接触部(bitine contact) 226a的 沉陷焊盘(landingpad)并连接到杂质区210。当位线接触部226a和存储节 接触部(未示出)直接与基板200的杂质区210接触而没有插塞218时，位 线接触部226a和存储节接触部具有过长的高度。位线接触部226a和存储节 接触部可以通过形成分别与第一开口216中的位线接触部226a和存储节接 触部接触的插塞218而具有较小的高度。第二绝缘间层220形成于插塞208和第一绝缘间层214上。第二绝缘间层220包括多个穿过其的第二开口222并露出一些插塞218。在本发明的一 个实施例中，与多个杂质区210中的源区接触的一些部分插塞218分别通过 第二开口222露出。阻挡层图案224a形成于每个第二开口222的侧壁和底部上。阻挡层 224a可以具有顺序堆叠钛层和氮化钛层的结构。包括金属(例如，钨)的位线接触部226a形成于第二开口222中。位 线接触部226a可以通过利用沉积源气体的反应的沉积过程形成。所述沉积 过程可以包括CVD过程和ALD过程。因为通过CVD过程形成的金属层的电 阻小于通过ALD过程形成的金属层的电阻，所以位线接触部226a可以通过 CVD过程形成。位线236形成于第二绝缘间层220上而与位线接触部226a接触。位线 236具有顺序堆叠第一金属层图案232和第二金属层图案234的堆叠结构。 在本发明的一些实施例中，第一和第二金属层图案232和234包括钨。第一 金属层图案232可以通过使第一金属层的一部分形成图案而形成，其中所 述第一金属层通过形成位线接触部226a的沉积过程而形成。具体地，当进 行沉积过程时，第一金属层形成于阻挡层图案224a上以填充第二开口222。 填充第二开口222的第一金属层的一部分可以称为位线接触部226a，而位 线接触部226a和阻挡层图案224a上的第一金属层的另一部分在形成图案 后可以称为第一金属层图案232。第二金属层图案234可以通过PVD过程形 成于第一金属层图案232上。位线236中的第一金属层图案232可以具有为第二开口222的宽度的大 约50%到大约100%的厚度。在本发明的一些实施例中，位线236中的第一 金属层图案232具有小于大约500A的厚度。覆盖位线232的第三绝缘间层(未示出)、通过第二绝缘间层220和第 三绝缘间层连接到杂质区中的漏极区的存储节接触部(未示出)、以及连 接到存储节接触部的电容器可以进一步形成，使得构成DRAM装置。图7到图11是说明形成图6中的DRAM中的位线结构的方法的横截面 视图。参照图7，隔离过程(例如，浅沟槽隔离(STI)过程)在基板200上 进行，以在基板200的上部形成隔离层202。有源区和场区可以由隔离层202限定。栅极绝缘层、导电层和第一硬掩模208形成于基板200上。导电层和栅 极绝缘层通过利用作为蚀刻掩模的第一硬掩模208的蚀刻过程被部分去 除，以在基板200上形成栅极绝缘层图案204和栅电极206。杂质被布植到 与栅电极206相邻的基板200的上部上，从而形成多个杂质区210。包括栅 极绝缘层图案204、栅电极206和杂质区210的MOS晶体管通过以上过程形 成。包括氮化硅的栅极隔离件212形成于第一硬掩模208、栅电极206和栅 极绝缘层图案204的侧壁上。绝缘层形成于基板200上以覆盖MOS晶体管，绝缘层的顶面通过化学 机械抛光(CMP)过程和/或回蚀过程进行抛光，以形成第一绝缘间层214。第一绝缘间层214通过光刻加工被部分去除，使得分别露出杂质区210 的多个第一开口216穿过第一绝缘间层214形成。开口216自对准多个栅极 隔离件212。因此，栅极隔离件212可以分别通过第一开口216露出。参照图8，掺杂有杂质的多晶硅层形成于基板200和第一绝缘间层214 上以填充开口216。多晶硅层的顶面可以被平坦化，直到第一绝缘间层214 通过CMP过程和/或回蚀过程露出为止，使得与杂质区210接触的多个插塞 218形成于开口216中。在本实施例中，与杂质区210中的源极区接触的一 些部分的插塞218电连接到位线接触部226a (参见图IO)，而与杂质区210 中的漏极区接触的插塞218的其它部分的插塞218电连接到电容器(未示 出)。参照图9，第二绝缘间层220形成于第一绝缘间层214和插塞218上。第 二绝缘间层220通过光刻加工被部分去除，使得第二开口222穿过第二绝缘 间层220形成，以露出插塞218的顶面。阻挡层224形成于第二开口222的侧壁和底部上以及第二绝缘间层220 上。阻挡层224可以通过顺序形成钛层和氮化钛层而形成。具体地，当钛 层通过利用四氯化钛(TiCl4)气体的CVD过程形成于第二开口222的侧壁 和底部上以及第二绝缘间层220上后，氮化钛层通过利用四氯化钛(TiCU) 气体和氨(NH3)气的CVD过程形成于钛层上。参照图IO，进行利用源气体的反应的沉积过程，使得形成填充第二开口222并覆盖阻挡层224的第一金属层226，例如，钩层。所述沉积过程可 以包括CVD过程和/或ALD过程。即，第一金属层226可以通过CVD过程和 /或ALD过程而形成。因为通过CVD过程形成的金属层的电阻小于通过 ALD过程形成的金属层的电阻，所以第一金属层226可以通过CVD过程形 成。第一金属层226具有为第二幵口222的宽度的大约50%到大约100%的 厚度。第一金属层226可以具有大约150A到大约500A的厚度。第一金属层 226可以具有小于大约300A的厚度。包括金属(例如，钩)的位线接触部226a可以通过形成第一金属层226 形成于第二开口222中。具体地，当进行沉积过程时，第一金属层226形成 于阻挡层224上以填充第二开口222。填充第二开口222的第一金属层226 的一部分226a可以称为位线接触部226a，而位线接触部226a和阻挡层图案 224a上的第一金属层226的另一部分226b在形成图案后可以被称为第一金 属层图案232 (参见图6)。参照图ll，第二金属层228 (例如，钨层)通过PVD过程形成于第一 金属层226上。第二金属层228可以具有低于第一金属层226的电阻的电阻。 通过PVD过程形成的第二金属层228具有通常比第一金属层226的表面更 平滑的表面。再次参照图6，第二硬掩模230形成于第二金属层228上。第二硬掩模 230可以利用氮化硅形成。第二金属层228、第一金属层226和阻挡层224 利用作为蚀刻掩模的第二硬掩模230被部分蚀刻，因此可以形成与位线接 触部226a接触的位线236。位线236在与用作字线的栅电极206延伸的方向 基本垂直的方向上延伸。位线236具有顺序堆叠第一金属层图案232和第二 金属层图案234的结构。隔离件(未示出)可以形成于位线236和第二硬掩模230的侧壁上。第三绝缘间层(未示出)可以形成于第二绝缘间层220上以覆盖位线 234。存储节接触部(未示出)可以穿过第三绝缘间层和第二绝缘间层220 形成，以与连接到漏极区的一些插塞218接触。电容器可以形成为电连接 到存储节接触部。结果，可以通过以上方法形成DRAM装置。图12是说明根据本发明的一些实施例的NAND快闪存储装置的透视图。设置了包括有源区和场区的基板300。有源区和场区由隔离层301限 定。隔离层301具有在第一方向上延伸的线性形状，使得有源区和场区可 以在垂直于第一方向的第二方向上交替形成于基板300中。隧道绝缘层302形成于基板300上。多个浮动栅电极304形成于隧道绝 缘层302上。每个浮动栅电极304都可以具有岛状，且浮动栅电极304可以 彼此以预定的距离规则地形成。介电层306形成于浮动栅电极304和隧道绝缘层302上。介电层306可以 具有顺序堆叠二氧化硅层、氧化氮层和二氧化硅层的堆叠结构。介电层306 可以包括具有高于二氧化硅的介电常数的介电常数的金属氧化物。多个控制栅308形成于介电层306上，以具有在基本垂直于第一方向的 第二方向上延伸的线性形状。控制栅308控制在第二方向上重复设置的浮 动栅电极304。在下文中，顺序堆叠隧道绝缘层302、浮动栅电极304、介电层306和 控制栅电极308的结构可以称为单元栅结构310。多个杂质区318形成于与 多个单元栅结构310相邻的基板300的上部。在NAND快闪存储装置中，例如，沿第一方向设置的32个控制栅电极 可以组成单元，而读取和写入操作可以由所述单元执行。接地选择线 (GSL) 314和字符串选择线(SSL)316分别形成于所述单元的两端。GSL 314和SSL 316中的每个都可以具有与普通的MOS晶体管的结构基本相同 的结构。艮卩，GSL314和SSL316可以具有顺序堆叠栅极绝缘层图案和栅电 极的结构。杂质区318还可以形成于与GSL 314和SSL 316相邻的基板300 的上部。第一绝缘间层320 (参见图13)形成于基板300上，以覆盖单元栅结构 310、 GSL314和SSL316。沟槽322穿过第一绝缘间层320形成以露出与GSL 314相邻的基板300 的第一上部。沟槽322可以具有在第二方向上延伸的线性形状。填充有导 电材料的共用源极线(CSL) 324形成于沟槽322中。CSL 324可以为在第 二方向上延伸的线性形状。第二绝缘间层326 (参见图14)形成于第一绝缘间层320上。开口328 (参见图14)穿过第一和第二绝缘间层320和326形成，以露 出与形成杂质区318的SSL 316相邻的基板300的第二上部。阻挡层图案330a形成于开口328的侧壁和底部上。阻挡层图案330a可 以具有顺序堆叠钛层和氮化钛层的结构。包括金属(例如，钨)的插塞332a形成于开口328中。插塞332a可以 通过利用沉积源气体的反应的沉积过程形成。利用沉积源气体的反应的沉 积过程可以包括CVD过程和/或ALD过程。位线338形成于第二绝缘间层326上以与插塞332a接触。位线338具有 顺序堆叠第一金属层图案334和第二金属层图案336的结构。在本发明的一 个示例实施例中，第一和第二金属层图案334和336包括钩。第一金属层图 案334可以通过使第一金属层的一部分形成图案而形成，其中所述第一金 属层通过形成插塞332a的沉积过程而形成。具体地，当进行所述沉积过程 时，第一金属层形成于阻挡层图案330a上以填充幵口328。填充开口328的 第一金属层的一部分可以称为插塞332a，而在插塞332a和阻挡层图案330a 上的第一金属层的另一部分在形成图案后可以称为第一金属层图案334。 第二金属层图案336可以通过PVD过程形成于第一金属层图案334上。位线338中的第一金属层图案334可以具有为第二开口328的宽度的大 约50%到大约100%的厚度。在本发明的一个示例实施例中，位线338中的 第一金属层图案334具有低于大约500A的厚度。图13到图16是说明制造图12中的NAND快闪存储装置的方法的橫截 面视图。参照图B，在基板300上进行隔离过程(例如，STI过程)，以在基板 300的上部形成隔离层(未示出)。基板300可以包括单晶硅。有源区和场区可以由隔离层限定。具体地，基板300被部分蚀刻以形成在第一方向上延伸的沟槽(未示出)。沟槽填充有绝缘材料以形成隔离层。隔离层可以具有在第一方向上延伸的线性形状，使得有源区和场区可以在垂直于第一方向的第二方向上交替地限定在基板300中。多个单元栅结构310、 SSL 316和GSL 314形成于基板300上。 具体地，氧化层形成于基板300上。氧化层可以只在基板300的有源区上形成。氧化层可以用作隧道绝缘层图案302和栅极绝缘层图案303。第一 导电层形成于氧化层上。第一导电层和氧化层通过光刻加工被部分蚀刻， 使得每个都具有在垂直于第一方向的第二方向上延伸的线性形状的浮动 栅电极304、隧道绝缘层图案302和栅极绝缘层图案303可以形成于基板300 上。另外，浮动栅电极304可以被部分蚀刻而具有岛状。介电层形成于浮 动栅电极304、隧道绝缘层图案302和基板300上。介电层可以具有顺序堆 叠二氧化硅层、氧化氮层和二氧化硅层的堆叠结构。介电层306可以包括 具有高于二氧化硅的介电常数的介电常数的金属氧化物。 第二导电层形成于介电层上。第二导电层和介电层可以通过利用光阻图案(未示出)的蚀刻过程被 部分去除，以分别形成控制栅电极308和介电层图案306。控制栅电极308 和介电层图案306中的每一个都可以具有在第二方向上延伸的线性形状。 因此，可以形成每个都包括隧道绝缘层图案302、浮动栅电极304、介电层 图案306和控制栅电极308的单元栅结构310。每个单元栅结构310都可以具 有在第二方向上延伸的线性形状。当单元栅结构310通过以上过程形成时， SSL316和GSL314也可以形成于基板300上。杂质区318形成于与单元栅结构310、 SSL 316和GSL 314相邻的基板 300的上部。第一绝缘间层320形成于基板300上，以覆盖单元栅结构310、 SSL316 和GSL314。第一绝缘间层320通过蚀刻过程被部分去除，以形成露出与GSL 314 相邻的基板300的顶面的沟槽322。沟槽322可以具有在第二方向上延伸的 线性形状。导电层形成用以填充沟槽322，而导电层的顶面通过CMP过程 和/或回蚀过程被抛光，直到第一绝缘间层320露出为止，使得可以形成CSL 324。参照图14，第二绝缘间层326形成于第一绝缘间层320和CSL 324上。 第一和第二绝缘间层320和324通过蚀刻过程被部分去除，以形成露出与 SSL316相邻的杂质区318的一部分的开口328。多个开口328可以形成为分 别露出与多个SSL316相邻的杂质区318的多个部分。阻挡层330形成于开口328的底部和侧壁上以及第二绝缘间层326上。用于形成阻挡层330的过程基本与参照图9说明的过程相同。因此，省略了 对形成阻挡层330的过程进行的重复说明。参照图15，进行利用源气体的反应的沉积过程，使得形成填充开口328 并覆盖阻挡层330的第一金属层332，例如，钨层。所述沉积过程可以包括 CVD过程和/或ALD过程。即，第一金属层332可以通过CVD过程和/或ALD 过程而形成。因为通过CVD过程形成的金属层的电阻小于通过ALD过程形 成的金属层的电阻，所以第一金属层332可以通过CVD过程形成。第一金属层332具有为开口328的宽度的大约50%到大约100%的厚 度。第一金属层332可以具有大约150A和大约500A的厚度。第一金属层332 可以具有小于大约300A的厚度。包括金属(例如，钨)的插塞332a可以通过形成第一金属层332形成 于开口328中。具体地，当进行沉积过程时，第一金属层332形成于阻挡层 330上以填充开口328。填充开口328的第一金属层332的一部分332a可以称 为插塞332a，而在插塞332a和阻挡层330上的第一金属层332的另一部分 332b在形成图案后可以称为第一金属层图案334 (参见图16)。参照图16，第二金属层(例如，钨层)通过PVD过程形成于第一金属 层332上。第二金属层可以具有小于第一金属层332的电阻的电阻。通过 PVD过程形成的第二金属层具有小于第一金属层332的表面。第二硬掩模(未示出)形成于第二金属层上。第二金属层、第一金属 层332和阻挡层330利用第二硬掩模顺序被蚀刻，以形成包括第一金属层图 案334和第二金属层图案336并与插塞332a接触的位线338。位线338可以在 第一方向上延伸。比较实例具有大约1000A的厚度的钨层通过CVD过程形成于单晶硅基板上。然 后，钩层的横截面通过扫描电子显微镜(SEM)观测。实例l当通过CYD过程在单晶硅基板上形成具有大约300A的厚度的第一钨 层后，具有大约700A的厚度的第二钨层通过PVD过程形成于第一钨层上。然后，第一和第二钨层的横截面通过SEM观测。 实例2当通过ALD过程在单晶硅基板上形成具有大约300A的厚度的第一鸽 层后，具有大约700A的厚度的第二钨层通过PVD过程形成于第三钨层上。 然后，第一和第二钨层的横截面通过SEM观测。图17是比较实例的SEM图片，图18是实例1的SEM图片，而图19是实 例2的SEM图片。如图17所示，当具有大约1,000A的厚度的鸨层通过CVD过程形成时，钨层具有较差的表面形态(即，钨层具有粗糙的表面)。同时，如图18所示，当通过CVD过程形成的第一钨层和通过PVD过程形成的第二钨层堆叠时，第二钨层具有优于比较实例的钩层的表面形态 (即，第二钨层具有比图17中的钨层更平滑的表面)。另外，如图19所示，当通过ALD过程形成的第一锊层和通过PVD过程形成的第二钨层堆叠时，第一钨层具有优于比较实例的钨层的表面形态 (即，第一钩层具有比图17中的鸨层更平滑的表面)。根据所述结果，当钨层通过实例1和实例2的方法形成时，钨层具有优 于只通过CVD过程形成的钩层的表面形态(即，更平滑的表面)。根据本发明的一些实施例，插塞和电连接到插塞的导电图案可以通过简单的方法形成。另外，导电图案可以具有良好的表面形态(即，平滑表 面)，因此，可以降低彼此相邻的导电图案的一部分之间的桥接和导电图 案的中断。因此，具有高性能的半导体装置的配线结构可以以低成本形成。 前述已经说明了本发明，但不认为限制本发明。虽然已经说明了本发明的 一些示例实施例，但本领域的普通技术人员将理解在本质上不脱离本发明 的新颖教示和优点的前提下可以在示例实施例中进行许多修改。因此，所 有这种修改都包括在由权利要求所限定的本发明的范围内。因此，应该理 解，前述只是说明本发明，而不认为受限于所公开的具体实施例，而对公 开的实施例以及其它实施例的修改都包括在附属权利要求的范围内。本发 明由以下权利要求以及包括在其中的权利要求的等效形式所限定。
权利要求
1.一种半导体装置的配线结构，包括绝缘间层，所述绝缘间层包括穿过该绝缘间层的开口；插塞，所述插塞包括填充所述开口的钨，所述插塞通过利用源气体的反应的沉积过程而形成；以及导电图案结构，所述导电图案结构与所述插塞接触，并且包括第一钨层图案和第二钨层图案，所述第一钨层图案通过所述沉积过程形成，所述第二钨层图案通过物理气相沉积(PVD)过程形成。
2. 根据权利要求l所述的配线结构，其中所述沉积过程包括化学气相 沉积(CVD)过程和原子层沉积(ALD)过程。
3. 根据权利要求l所述的配线结构，其中所述第一钨层图案具有为所 述开口的宽度的大约50%到大约100%的厚度。
4. 根据权利要求l所述的配线结构，其中所述第一钨层图案具有大约 100A到大约500A的厚度。
5. 根据权利要求l所述的配线结构，还包括在所述开口的底部和侧壁 上的阻挡层图案。
6. —种形成半导体装置的配线结构的方法，所述方法包括步骤 在基板上形成绝缘间层，所述绝缘间层具有穿过该绝缘间层的开口； 进行利用源气体的反应的沉积过程，以形成填充所述开口并覆盖所述绝缘间层的第一金属层；通过PVD过程在第一金属层上形成第二金属层；以及 使所述第一和第二金属层形成图案以形成插塞和导电图案结构，其中所述插塞填充所述开口，其中所述导电图案结构包括第一金属层图案和第二金属层图案，其中所述第一金属层图案形成于所述插塞上，并且其中所述第二金属层形成于所述第一金属层图案上。
7. 根据权利要求6所述的方法，其中所述沉积过程包括CVD过程和 ALD过程。
8. 根据权利要求7所述的方法，其中所述CVD过程包括步骤-将六氟化钩气体和氢气提供到所述基板上。
9. 根据权利要求8所述的方法，还包括步骤在将六氟化钨气体和氢气提供到所述基板上之前，将以下气体中的任何一种气体提供到所述基板上硅垸(SiH4)气体、乙硅烷(Si2H6)气体、 四氟化硅(SiF4)气体、二氯甲硅烷(SiCl2H2)气体和乙硼烷(B2H6)气 体。
10. 根据权利要求7所述的方法，其中所述利用ALD过程形成所述第 一金属层的步骤包括重复执行步骤i)到iv):i) 将还原气体提供到包含所述基板的腔室中；ii) 通过将第一吹扫气提供到所述腔室中来净化所述腔室；iii) 将钨源气体提供到所述腔室中；以及iv) 通过将第二吹扫气提供到所述腔室中来净化所述腔室。
11. 根据权利要求10所述的方法，其中所述还原气体包括从由硅烷 (SiH4)气体、乙硅烷(Si2H6)气体、四氟化硅(SiF4)气体、二氯甲硅烷(SiCl2H2)气体和乙硼烷(B2H6)气体组成的组中选择的任何一种气体。
12. 根据权利要求6所述的方法，其中所述第一金属层具有大约100A 到大约500A的厚度。
13. 根据权利要求6所述的方法，其中所述第一金属层具有为所述开 口的宽度的大约50%到大约100%的厚度。
14. 根据权利要求6所述的方法，还包括步骤 在所述开口的底部和侧壁上形成阻挡层。
15. —种形成半导体装置的配线结构的方法，所述方法包括步骤 在基板上形成第一绝缘间层，其中所述第一绝缘间层具有穿过其的第一开口，所述第一开口使所述基板中的杂质区露出；在所述第一开口中形成包括掺杂有杂质的多晶硅的插塞； 在所述第一绝缘间层上形成第二绝缘间层，其中所述第二绝缘间层具有穿过其的第二开口，所述第二开口使所述第一插塞露出；利用源气体的反应进行沉积过程，以形成填充所述第二开口并覆盖所述第二绝缘间层的第一金属层；通过PVD过程在所述第一金属层上形成第二金属层；以及 使所述第一和第二金属层形成图案以形成接触部和导电图案结构，其中所述接触部填充所述第二开口，其中所述导电图案结构包括第一金属层 图案和第二金属层图案，其中所述第一金属层图案形成于所述接触部上， 以及其中所述第二金属层形成于所述第一金属层图案上。
16. 根据权利要求15所述的方法，其中所述进行沉积过程的步骤包括 CVD过程和ALD过程。
17. 根据权利要求15所述的方法，其中所述导电图案中的所述第一金 属层图案具有为所述第二开口的宽度的大约50%到大约100%的厚度。
18. —种形成半导体装置的配线结构的方法，所述方法包括步骤 在基板上形成单元栅结构、字符串选择线(SSL)和接地选择线(GSL); 在所述基板上形成第一绝缘间层以覆盖所述单元栅结构、所述SSL和所述GSL;穿过所述第一绝缘间层形成共用的源极线(CSL)，所述CSL与和所 述GSL相邻的所述基板的一部分接触；在所述第一绝缘间层和所述CSL上形成第二绝缘间层； 形成穿过所述第一和第二绝缘间层的开口；利用源气体的反应进行沉积过程，以形成填充所述开口并覆盖所述第二绝缘间层的第一金属层；通过PVD过程在所述第一金属层上形成第二金属层；以及 使所述第一和第二金属层形成图案以形成插塞和导电图案结构，其中所述插塞填充所述开口，其中所述导电图案结构包括第一金属层图案和第二金属层图案，其中所述第一金属层图案形成于所述插塞上，以及其中所述第二金属层形成于所述第一金属层图案上。
19. 根据权利要求18所述的方法，其中所述进行沉积过程的步骤包括 CVD过程和ALD过程。
20. 根据权利要求18所述的方法，其中所述导电图案结构中的所述第 一金属层具有为所述开口的宽度的大约50%到大约100%的厚度。
全文摘要
一种半导体装置的配线结构，所述半导体装置的配线结构包括绝缘间层、插塞和导电图案。绝缘间层在基板上具有穿过其的开口。插塞包括钨并填充开口。插塞通过利用源气体的反应的沉积过程而形成。导电图案结构与插塞接触，并且包括第一钨层图案和第二钨层图案。第一钨层图案通过沉积过程形成。第二钨层图案通过物理气相沉积(PVD)过程形成。
文档编号H01L23/522GK101236954SQ20081000530
公开日2008年8月6日 申请日期2008年1月30日 优先权日2007年1月31日
发明者曹永周, 朴栋均, 朴济宪, 罗圭泰, 许元九 申请人:三星电子株式会社