专利名称：一种降低栅极电阻的方法
技术领域：
本发明涉及一种半导体制造的技术领域，特别是在一种在制造过程中改变 程序以降低栅极电阻的方法。
背景技术：
在0.3(Hmi及其以上的制程中，栅极材料大多选用多晶硅化金属结构，例如 硅化钨(WSi)。在栅极结构蚀刻完成后，先经过一步薄氧热制程，现有技术中， 这步热制程温度为800摄氏度，时间大约控制在30分钟，然后在沉积四乙氧基 硅垸TEOS,并进行侧间隙壁(Spacer)蚀刻。采用此方法形成的栅极结构，其 栅极电阻值偏高，例如如图l所示，1500A的150.9nm的WSi的片电阻将会控 制在14.5左右。目前发现，如果单独更换薄氧化物热制程的顺序或者改变 Spacer蚀刻方式，对于降低栅极电阻都是没有作用的。
发明内容
鉴于上述，本发明希望能够提出一种方法，在对制造过程进行改动后降低 栅极的电阻值，而不会增加成本。
因而，本发明提出了一种降低栅极电阻的方法，包括
步骤l，蚀刻形成具有栅极结构的多晶硅化金属结构；
步骤2，进行侧间隙壁材料的沉积；
步骤3，对步骤2形成的结构进行蚀刻，形成栅极结构两侧的侧间隙壁； 步骤4，进行热氧化制程，。
其中，上述多晶硅化金属结构包括依次排列的基底、栅氧化层、多晶硅层 和WSi，其中多晶硅层和WSi形成栅极结构。
3其中，步骤2中在栅氧化层和栅极结构上方整体沉积构成侧间隙壁的材料。
其中，上述歩骤3中，通过蚀刻去除栅氧化层上方和栅极结构上方构成侧 间隙壁的材料，形成的侧间隙壁仅位于栅极结构的侧壁。
其中，上述步骤3中的蚀刻的蚀刻功率小于700瓦。
其中，上述步骤4的热氧化制程时间小于30分钟。
其中，该方法适用于0.30pm以及0.30pm以上的制程。
其中，上述步骤4中的热氧化制程中生长氧化层，厚度小于60A。
本发明的有益效果在于，通过将制造的步骤顺序，热制程条件的变更以及侧 间隙壁的条件变更，降低了栅极电阻，方法便于执行，成本较低。
下面结合附图，对本发明的具体实施方式
作进一步的详细说明。对于所属 技术领域的技术人员而言，从对本发明的详细说明中，本发明的上述和其他目 的、特征和优点将显而易见。
图1表示现有技术的方法所得到的栅极结构的示意图。
图2表示利用本发明的方法所得到的栅极结构的示意图。
图3-6表示根据本发明一较佳实施例的一种降低栅极电阻的方法形成的栅 极结构。
其中，图3为具有栅极结构的多晶硅化金属结构的示意图；图4为沉积了 侧间隙壁的材料的结构的示意图；图5为蚀刻形成侧间隙壁后的示意图；图6 为形成薄氧化层后的结构。
具体实施例方式
下面结合附图和具体实施例对本发明所述的降低栅极电阻的方法作进一步 的详细说明。
利用本发明的方法所得到的栅极结构具体如图2所示，其于图1的主要差 异为Wsi材质经过不同的制程导致材质结构不同。本发明 一较佳实施例的降低栅极电阻的方法包括以下步骤
首先，对多晶硅化金属结构的栅极结构进行对准并蚀刻，形成的结构如图3 所示，其中包括基底14、栅氧化层13、多晶硅层12和硅化钨WSi11，其中多 晶硅层12和WSill共同形成栅极结构。基底、栅氧化层的材料可以是任意合适 的材料，例如栅氧化层13的材料可以是二氧化硅。硅化钨WSill和多晶硅层 12也可以用其他合适的用以制造栅极结构的材料代替，不限于上述。该多晶硅 化金属结构还可以包括其他部分，例如嵌入基底中的离子、沟槽等，为简单起 见，在此不一一详细描述。
而后，进行侧间隙壁材质沉积，形成图4所示的结构，该氧化物可以通过 公知的方法沉积，其材料可以为氧化物，可以与栅氧化层13的材料相同，例如 都采用二氧化硅，也可以不相同，例如侧间隙壁材质还可以是氮化物，沉积时 该侧间隙壁材质将在栅极结构和栅氧化层13上方暴露处整体沉积，从而完全覆 盖图3所示的结构，其厚度是根据需要预先确定的，其形状是根据被覆盖的结 构的形状决定，不限于图4所示的形状；
再对形成的图4所示的结构进行低功率蚀刻，例如蚀刻功率小于700瓦， 其可以为小于700瓦的任意合适的功率，例如650瓦、620瓦、550瓦等，通过 蚀刻去除基底上方栅极上方构成侧间隙壁的材料，形成的侧间隙壁15仅位于栅 极结构的侧壁处，如图5所示，侧间隙壁15仅存在于栅极结构的两侧，为了避 免较强功率带来的WSi损失，该蚀刻过程要采用低功率蚀刻；
最后进行热氧化制程，在栅极结构上方生长一层薄氧化层16，形成如图6 所示的结构，上述薄氧化层16的厚度很薄，其厚度例如是小于60埃(A)，不 会影响多晶硅化金属结构厚度。该步骤的作用是改变WSi中钨与硅的比例，由 于薄氧化层16的材料为氧化物，特别是氧化硅，则利用该方法制造形成的该结 构，在确保WSi材质稳定的状况下，由原来的"多硅"转化为"多鸨"结构， 达到降低栅极电阻的作用。现有技术中，该步骤的温度选为800摄氏度，时间 为30分钟，而本发明的实施例中，温度为800摄氏度，时间为15分钟，也就 是现有技术的一半时间，从而节约该步骤地时间，节省整个制程的总体时间， 降低栅极电阻。本发明适用于030nrn以及0.3(Him以上的制程。
这种新的方法通过对栅极结构的回火时机，回火条件的调整以及搭配低功 率的侧间隙壁的蚀刻形式会形成如图2所示，139.7nm的WSi与171.6nm的多 晶体共同形成的栅极结构，将原本WSi的片电阻由原本的14.5 Ohm/sq降低到 9.50hm/sq，降低约34.3%。这样就可以达到进一步降低栅极阻值的目的。
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；如 果不脱离本发明的精神和范围，对本发明进行修改或者等同替换的，均应涵盖 在本发明的权利要求的保护范围当中。
权利要求
1、一种降低栅极电阻的方法，其特征在于包括，步骤1，蚀刻形成具有栅极结构的多晶硅化金属结构；步骤2，进行侧间隙壁材料的沉积；步骤3，对步骤2形成的结构进行蚀刻，形成栅极结构两侧的侧间隙壁；步骤4，进行热氧化制程。
2、 根据权利要求1所述的降低栅极电阻的方法，其特征在于上述多晶硅化 金属结构包括依次排列的基底、栅氧化层、多晶硅层和硅化钩，其中多晶硅层 和硅化钨形成栅极结构。
3、 根据权利要求2所述的降低栅极电阻的方法，其特征在于步骤2中在栅氧化层和栅极结构上方整体沉积构成侧间隙壁的材料。
4、 根据权利要求2所述的降低栅极电阻的方法，其特征在于上述步骤3中， 通过蚀刻去除栅氧化层上方和栅极结构上方构成侧间隙壁的材料，形成的侧间 隙壁仅位于栅极结构的侧壁。
5、 根据权利要求4所述的降低栅极电阻的方法，其特征在于上述步骤3中 的蚀刻的蚀刻功率小于700瓦。
6、 根据权利要求1所述的降低栅极电阻的方法，其特征在于上述步骤4的 热氧化制程时间小于30分钟。
7、 根据权利要求1所述的降低栅极电阻的方法，其特征在于该方法适用于 0.30nm以及0.30pm以上的制程。
8、 根据权利要求1所述的降低栅极电阻的方法，其特征在于上述步骤4中 的热氧化制程中生长氧化层，厚度小于60A。
全文摘要
本发明提出了一种降低栅极电阻的方法，包括步骤1，蚀刻形成具有栅极结构的多晶硅化金属结构；步骤2，进行侧间隙壁材料的沉积；步骤3，对步骤2形成的结构进行蚀刻，形成栅极结构两侧的侧间隙壁；步骤4，进行热氧化制程。本发明的有益效果在于，通过将制造的步骤顺序进行改变，便降低了栅极电阻，方法便于执行，成本较低。
文档编号H01L21/02GK101656204SQ200810145798
公开日2010年2月24日 申请日期2008年8月22日 优先权日2008年8月22日
发明者石新欢, 顾立群 申请人:和舰科技(苏州)有限公司