专利名称：用微米级工艺制备纳米级cmos集成电路的方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种利用现有的微米级 Si集成电路制造工艺，制造纳米级Si集成电路的方法。
背景技术：
信息技术是国民经济的核心技术，它服务于国民经济各个领域，微电子技 术是信息技术的关键，集成电路更是关键中的关键。集成电路自1958年问世 以来，发展速度惊人，成为了信息科学技术的核心和国民经济发展、国防建设 的基石，对世界政治、经济和文化产生了巨大的影响。作为人类历史上发展最 快、影响最大、应用最广泛的技术，集成电路已成为衡量一个国家科学技术水 平、综合国力和国防力量的重要标志。对于整机系统中集成电路采用多少更是 其系统先进性的直接表征。
Si集成电路技术发展至今，全世界数以万亿美元的设备和技术投人，已使 Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si 及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si 技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90%以上。 尽管微电子学在化合物半导体和其它新材料方面的研究以及在某些领域的应 用取得了很大的进展，但在今后的10 20年，微电子技术仍将以尺寸不断縮 小的Si基CMOS集成电路工艺作为主流技术，并广泛应用于与生产、生活息 息相关的国民经济的各个领域。
1965年4月美国仙童公司的高登.摩尔博士发表了以后闻名于世的"摩尔 定律"，该定理指出集成电路芯片上的晶体管数目，约每18个月增加1倍， 性能也提升l倍。同时，集成电路的单位功能成本平均每年降低25%左右。40 多年来，世界半导体产业始终按照这条定律不断地向前发展。2004年2月23
日英特尔首席执行官克莱格*贝瑞特在东京举行的全球信息峰会上表示，摩尔定 律将在未来15到20年依然有效。推动摩尔定律继续前进的技术动力是不断 縮小芯片的特征尺寸。目前，国外90nm技术已经进入规模生产阶段，60nm技
术处在导入期，45nm 技术正在作前期研发工作，按照国际半导体技术发展路 线图ITRS， 2010年45nm技术可以进入规模生产，2018年是18nm。
要制造如此小的特征尺寸的CMOS集成电路，就需要新一代的工艺设备， 因为目前尚没有能够较好地解决在现有的设备上制造下一代芯片的技术，因此 只能通过工艺设备的更新提高工艺技术水平。经过多年的积累，目前全世界在 微电子产业中的设备和技术投入超过万亿美元，如果仅仅通过设备的更新换代 获得工艺技术的提升，将每18个月淘汰一代设备，这将造成巨大的资源和能 源的浪费，导致生产成本上升，因此，这种现状严重制约了半导体行业的发展。
发明内容
本发明的目的在于提供一种用微米级工艺制备纳米级CMOS集成电路的 方法，以实现在不改变现有设备和增加成本的条件下，制备出导电沟道45 90nm的CMOS集成电路。
为实现上述目的，本发明提供的制备纳米级CMOS集成电路的方法，按 如下步骤进行
第一步.在Si衬底上热氧化一层Si02缓冲层，在该缓冲层上淀积一层SiN， 用于阱区注入的掩蔽；
第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱的注入 和推进，在Si衬底分别形成N阱和P阱；
第三步.刻蚀掉N阱和P阱上部及其之间的SiN层和Si02层，然后再在 整个衬底表面生长一层Si02缓冲层和SiN层，在SiN层上光刻、氧化形成隔 离区；
第四步.在N阱和P阱上热氧化生长6 10nm厚的SiO2栅介质层，分别 在N阱和P阱上淀积一层120 150nm厚的p型掺杂的Ploy-Si和n型掺杂的 Ploy-Si，作为栅极，掺杂浓度>102、111-3;
第五步.在Ploy-Si上淀积生长一层厚度为40 80nm的SiN，作为栅极的
保护层；
第六步.在SiN层上再淀积一层100 150nm厚的Ploy-Si，作为制造过程 中的辅助层，辅助生成侧壁；
第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口；
第八步.在整个Si衬底上淀积一层60 130nm厚的Si02介质层，覆盖整 个表面；
第九步.刻蚀衬底表面上的Si02，保留Ploy-Si侧壁的Si02;利用Ploy-Si 与SiN的刻蚀速率比(11: 1)，刻蚀SiN表面的Ploy-Si;利用SiN与Si02的 刻蚀速率比(2: 1)，刻蚀Si02侧壁保护区域以外的SiN;再利用Ploy-Si与 Si02的刻蚀速率比(50: 1)，刻蚀Si02侧壁保护区域以外的Ploy-Si，形成 n/pMOSFET的栅极，并在阱区上淀积一层6 10nm厚的Si02，形成栅极侧壁 的保护层；
第十步.分别在P阱区进行n型离子注入，自对准生成nMOSFET的源区 和漏区，在N阱区进行p型离子注入，自对准生成pMOSFET的源区和漏区；
第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道45 90nm的CMOS集成电路。
所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺 加工的最小线条尺寸和套刻精度的大小确定，通常宽度取L8 3nm。
所述的栅极长度根据第八步淀积的Si02厚度确定，通常取45 90nm。
本发明具有如下优点
1. 本发明由于利用了等离子刻蚀工艺中Ploy-Si与Si02、 SiN与Si02和 Ploy-Si与SiN的刻蚀速率比和自对准工艺，可以在微米级Si集成电路工艺平 台上制造出导电沟道45 卯nm的CMOS集成电路；
2. 由于本发明所提出的工艺方法均为现有的微米级Si集成电路工艺平台 中成熟的工艺方法，因此，本发明所提出的纳米级CMOS集成电路实现方法 与现有的微米级Si集成电路工艺相兼容；
3. 由于本发明所提出的工艺方法均可在现有的微米级Si集成电路工艺平 台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米 级Si集成电路工艺平台的制造能力大幅提高，并使其制备的CMOS集成电路 的性能提高3 5代；
4. 由于本发明所提出的工艺方法可以实现导电沟道45 90nm的CMOS集 成电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高， 从而降低了集成电路单位面积的制造成本；
5.由于用本发明工艺方法制备的CMOS集成电路中器件的导电沟道小，因 此，集成电路的工作频率显著提高，实现了国内集成电路加工水平的跨越式发 展。
图1是本发明工艺流程图2是用本发明方法制备CMOS集成电路的过程示意图。
具体实施例方式
以下参照附图1和附图2，对本发明制备纳米级CMOS集成电路的工艺流 程作进一步详细描述。
实施例1:在Si衬底上制备导电沟道为45nrn的CMOS集成电路，具体步 骤如下
步骤l,淀积掩蔽层，如图2 (a)所示。
(la)选取晶向为<100>、掺杂浓度为10"cn^左右的p型Si衬底片1;
(lb)在衬底上热氧化一层20nm厚的Si02缓冲层2;
(lc)在Si02缓冲层上用低压化学汽相淀积LPCVD的方法淀积100nm厚 的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2 (b)所示。
(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5;
(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成Si02， 同时进行P阱推进，在衬底1上形成P阱4;
(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成Si02 层，同时进行N阱推进，在衬底1上形成N阱5;
(2d)在温度为80(TC的N2气氛下，同时将N阱和P阱继续推进到2^m深。
步骤3，形成隔离区，如图2 (c)所示。
(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和Si02
层；
(3b)在整个衬底表面热氧化一层20nm厚的Si02缓冲层；
(3c)在Si02缓冲层上用常压化学气相淀积APCVD的方法淀积生长一层
约为50nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成0.3^m的场区隔离6，将N阱与P阱进行 隔离；
(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和Si02层。
步骤4，淀积poly-Si并刻蚀窗口，如图2 (d)所示。
(4a)在P阱4和N阱5表面热氧化生长6nm厚的Si02栅介质层7;
(4b)在Si02栅介质层7上应用LPCVD方法分别在N阱和P阱上生长厚 度均为120nm的p型掺杂的Ploy-Si层8a和n型掺杂的Ploy-Si层8，作为栅 极，掺杂浓度>102()(^'3;
(4c)在Ploy-Si上应用LPCVD的方法淀积生长40nm厚的SiN层9，作 为栅极的保护层；
(4d)在SiN层上再应用LPCVD的方法淀积120nm厚的Ploy-Si层10， 这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口 10a， 该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通 常宽度取1.8(im。
步骤5，淀积Si02介质，如图2 (e)所示。
在整个Si片上应用LPCVD的方法淀积一层60nm厚的Si02介质层11， 覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2 (f)所示。 (6a)利用干法刻蚀的方法将衬底表面的Si02刻蚀掉，保留Ploy-Si侧壁 的Si02;
(6b)利用Ploy-Si和SiN的刻蚀速率比(lh 1)，将SiN表面的Ploy-Si
全部刻蚀掉；
(6c)利用SiN和Si02的刻蚀速率比(2: 1)，并以Si02侧壁作保护，刻 蚀掉Si02侧壁保护区域以外的SiN，保留侧壁下面的SiN;
(6d)利用Ploy-Si和Si02的刻蚀速率比(50: 1)，并以Si02侧壁作保护， 再刻蚀掉Si02侧壁保护区域以外的Ploy-Si，保留侧壁下面的Ploy-Si，形成 nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的 Si02厚度确定，通常取45nm;
(6e)利用湿法腐蚀掉Si02侧壁；
(6f)用LPCVD的方法在阱区上淀积一层6nm厚的Si02，作为栅极侧面 的保护层12。
步骤7，形成n/pMOSFET器件结构，如图2 (g)所示。
(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏 区14，形成nMOSFET器件17;
(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和 漏区16，形成pMOSFET器件18。
步骤8，构成CMOS集成电路。
在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为 45nm的CMOS集成电路。
实施例2:在SOI衬底上制备导电沟道为65nm的CMOS集成电路，具体 步骤如下
步骤l,淀积掩蔽层，如图2 (a)所示。
(la)选取晶向为<100>、掺杂浓度为10"cm'3左右的p型SOI衬底片1;
(lb)在衬底上热氧化一层40nm厚的SiO2缓冲层2;
(lc)在SiO2缓冲层上用APCVD的方法淀积150nm厚的SiN层3，用于
阱区注入的掩蔽。
步骤2,形成阱区，如图2 (b)所示。
(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5;
(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成Si02， 同时进行P阱推进，在衬底1上形成P阱4;
(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成Si02， 同时进行N阱推进，在衬底1上形成N阱5;
(2d)在温度为80(TC的N2气氛下，同时将N阱和P阱继续推进到3pm深。
步骤3，形成隔离区，如图2 (c)所示。
(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和Si02
层；
(3b)在整个衬底表面热氧化一层25nm厚的Si02缓冲层；
(3c)在Si02缓冲层上用APCVD的方法淀积生长一层约为50nm厚的SiN
层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成0.5^on的场区隔离6，将N阱与P阱进行
隔离；
(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和Si02层。
步骤4，淀积poly-Si并刻蚀窗口，如图2 (d)所示。
(4a)在P阱4和N阱5表面热氧化生长8nm厚的Si02栅介质层7;
(4b)在Si02栅介质层7上应用LPCVD方法分别在N阱和P阱上生长厚 度均为130nm的p型掺杂的Ploy-Si层8a和n型掺杂的Ploy-Si层8，作为栅 极，掺杂浓度>102%1'3;
(4c)在Ploy-Si上应用APCVD的方法淀积生长80nm厚的SiN层9，作 为栅极的保护层；
(4d)在SiN层上再应用APCVD的方法淀积100nm厚的Ploy-Si层10， 这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口 10a， 该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通 常宽度取2^im。
步骤5，淀积Si02介质，如图2 (e)所示。
在整个Si片上应用APCVD的方法淀积一层90nm厚的Si02介质层11， 覆盖整个表面。
步骤6,形成栅极，并在栅极侧壁淀积保护层，如图2 (f)所示。 (6a)利用干法刻蚀的方法将衬底表面的Si02刻蚀掉，保留Ploy-Si侧壁 的Si02;
(6b)利用Ploy-Si和SiN的刻蚀速率比(11: 1)，将SiN表面的Ploy-Si 全部刻蚀掉；
(6c)利用SiN和Si02的刻蚀速率比(2: 1)，并以Si02侧壁作保护，刻 蚀掉Si02侧壁保护区域以外的SiN，保留侧壁下面的SiN;
(6d)利用Ploy-Si和Si02的刻蚀速率比(50: 1)，并以Si02侧壁作保护， 再刻蚀掉Si02侧壁保护区域以外的Ploy-Si，保留侧壁下面的Ploy-Si，形成 nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的 Si02厚度确定，通常取65nm;
(6e)利用湿法腐蚀掉Si02侧壁；
(6f)用APCVD的方法在阱区上淀积一层8nm厚的Si02，作为栅极侧 面的保护层12。
步骤7，形成n/pMOSFET器件结构，如图2 (g)所示。
(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏 区14，形成nMOSFET器件17;
(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和 漏区16，形成pMOSFET器件18。
步骤8，构成CMOS集成电路。
在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为 65nm的CMOS集成电路。
实施例3:在Si衬底上制备导电沟道为90nm的CMOS集成电路，具体 步骤如下
步骤l,淀积掩蔽层，如图2 (a)所示。
(la)选取晶向为<100>、掺杂浓度为10"cm's左右的p型Si衬底片l;
(lb)在衬底上热氧化一层60nm厚的SiO2缓冲层2;
(lc)在Si02缓冲层上用等离子增强化学气相淀积PECVD的方法淀积 200nm厚的SiN层3，用于阱区注入的掩蔽。 步骤2，形成阱区，如图2 (b)所示。
(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5;
(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成Si02， 同时进行P阱推进，在衬底1上形成P阱4;
(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成Si02， 同时进行N阱推进，在衬底1上形成N阱5;
(2d)在温度为800。C的N2气氛下，同时将N阱和P阱继续推进到5^m
深。
步骤3,形成隔离区，如图2 (c)所示。
(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和Si02
层；
(3b)在整个衬底表面热氧化一层60nm厚的SiO2缓冲层； (3c)在Si02缓冲层上用PECVD的方法淀积生长一层约为50nm厚的SiN 层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成l阿的场区隔离6，将N阱与P阱进行隔
离；
(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和Si02层。
步骤4，淀积poly-Si并刻蚀窗口，如图2 (d)所示。
(4a)在P阱4和N阱5表面热氧化生长10nm厚的Si02栅介质层7;
(4b)在Si02栅介质层7上应用LPCVD方法分别在N阱和P阱上生长厚 度均为150nm的p型掺杂的Ploy-Si层8a和n型掺杂的Ploy-Si层8,作为栅 极，掺杂浓度M0"cm—3;
(4c)在Ploy-Si上应用PECVD的方法淀积生长60nm厚的SiN层9，作 为栅极的保护层；
(4d)在SiN层上再应用PECVD的方法淀积150nm厚的Ploy-Si层10， 这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口 10a， 该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通 常宽度取3^un。
步骤5，淀积Si02介质，如图2 (e)所示。
在整个Si片上应用PECVD的方法淀积一层130nm厚的Si02介质层11， 覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2 (f)所示。 (6a)利用干法刻蚀的方法将衬底表面的Si02刻蚀掉，保留Ploy-Si侧壁 的Si02;
(6b)利用Ploy-Si和SiN的刻蚀速率比(11: 1)，将SiN表面的Ploy-Si
全部刻蚀掉；
(6c)利用SiN和Si02的刻蚀速率比(2: 1)，并以Si02侧壁作保护，刻 蚀掉Si02侧壁保护区域以外的SiN，保留侧壁下面的SiN;
(6d)利用Ploy-Si和Si02的刻蚀速率比(50: 1)，并以Si02侧壁作保护， 再刻蚀掉Si02侧壁保护区域以外的Ploy-Si，保留侧壁下面的Ploy-Si，形成 nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的 Si02厚度确定，通常取90nm;
(6e)利用湿法腐蚀掉Si02侧壁；
(6f)用PECVD的方法在阱区上淀积一层10nm厚的Si02，作为栅极侧 面的保护层12。
步骤7,形成n/pMOSFET器件结构，如图2 (g)所示。
(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏 区14，形成nMOSFET器件17;
(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和 漏区16，形成pMOSFET器件18。
步骤8，构成CMOS集成电路。
在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为 卯nm的CMOS集成电路。
以上实施例不构成对本发明的任何限制。
权利要求
1.一种用微米级工艺制造纳米级CMOS集成电路的方法，按如下步骤进行第一步.在Si衬底(1)上热氧化一层SiO2缓冲层(2)，在该缓冲层上淀积一层SiN(3)，用于阱区注入的掩蔽；第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；第三步.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)；第四步.在N阱和P阱上热氧化生长6～10nm厚的SiO2栅介质层(7)，再分别在N阱和P阱上淀积一层120～150nm厚的p型掺杂的Ploy-Si层(8a)和n型掺杂的Ploy-Si层(8)，作为栅极，掺杂浓度＞1020cm-3；第五步.在Ploy-Si上淀积生长一层厚度为40～80nm的SiN(9)，作为栅极的保护层；第六步.在SiN层上再淀积一层100～150nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；第八步.在整个Si衬底上淀积一层60～130nm厚的SiO2介质层(11)，覆盖整个表面；第九步.刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；利用SiN与SiO2的刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy-Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层6～10nm厚的SiO2，形成栅极侧壁的保护层(12)；第十步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为45～90nm的CMOS集成电路。
2. 根据权利要求1所述的方法，其中，第七步所述的在Ploy-Si的区域中刻蚀出符合电 路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度 取1.8 3拜。
3. 根据权利要求1所述的方法，其中，第九步所述的形成栅极，它的长度根据第八步 淀积的Si02厚度确定，通常取45 90nm。
4. 一种用微米级工艺制造纳米级CMOS集成电路的方法，包括如下步骤 第l步.在Si衬底(1)上热氧化一层Si02缓冲层(2),在该缓冲层上用LPCVD的方法淀积一层SiN (3)，用于阱区注入的掩蔽；第2步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(I) 分别形成P阱(4)和N阱(5);第3步.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和Si02层，然后再在整 个衬底表面生长一层Si02缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区 (6);第4步.在N阱和P阱上热氧化生长6nm厚的Si02栅介质层(7),再在该Si02栅 介质层上应用LPCVD的方法分别在N阱和P阱上生长一层厚度均为120nm的p型掺杂的 Ploy-Si层(8a)和n型掺杂的Ploy-Si层(8)，作为栅极，掺杂浓度〉10加cm-3;第5步.在Ploy-Si上应用LPCVD的方法淀积生长一层厚度为40nm的SiN (9)，作 为栅极的保护层第6步.在SiN层上再应用LPCVD的方法淀积一层120nm厚的Ploy-Si (10)，作为 制造过程中的辅助层，辅助生成侧壁；第7步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口 (10a);第8步.在整个Si衬底上应用LPCVD的方法淀积一层60nm厚的Si02介质层(II) ,覆盖整个表面；第9步.刻蚀衬底表面上的Si02，保留Ploy-Si侧壁的Si02;利用Ploy-Si与SiN的刻 蚀速率比(11: 1)，刻蚀SiN表面的Ploy-Si;利用SiN与Si02的刻蚀速率比(2: 1), 刻蚀Si02侧壁保护区域以外的SiN;再利用Ploy-Si与Si02的刻蚀速率比(50: 1)，刻蚀 Si02侧壁保护区域以外的Ploy-Si，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，最后用LPCVD的方法在阱区上淀积一层6nm厚的Si02，形成栅极侧壁的保护层(12); 第IO步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区 (14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区 (16);第11步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为45nm的 CMOS集成电路。
全文摘要
本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO<sub>2</sub>；刻蚀掉表面的SiO<sub>2</sub>层，保留窗口侧面的SiO<sub>2</sub>；利用Ploy-Si和SiN的刻蚀速率比(11∶1)，刻蚀掉上层的Ploy-Si；利用SiN与SiO<sub>2</sub>的刻蚀速率比(2∶1)，刻蚀SiO<sub>2</sub>侧壁保护区域以外的SiN；再利用Ploy-Si与SiO<sub>2</sub>的刻蚀速率比(50∶1)，刻蚀SiO<sub>2</sub>侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，构成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
文档编号H01L21/8238GK101359626SQ200810150930
公开日2009年2月4日 申请日期2008年9月12日 优先权日2008年9月12日
发明者宋建军, 宣荣喜, 张鹤鸣, 戴显英, 王冠宇, 王晓燕, 秦珊珊, 胡辉勇, 斌 舒 申请人:西安电子科技大学