专利名称：半导体器件的电感器及其制造方法
技术领域：
本发明涉及一种制造半导体器件的方法，更具体地，涉及一种 半导体器件的电感器(inductor)及其制造方法，该电感器及其制造 方法能够冲是高Q因数(品质因数，Q factor )。
背景技术：
由于近来无线移动通信领域的发展，增加了对射频资源的需 求。同样也因为其他原因，也增加了对工作在射频下的器件和电^各 的需求。因为这样的器件和电路工作在相对高的频率范围内，所以 将它们划分为为射频(RF)元件和集成电路(ICs)。同样，依赖于 各种孩丈才几才成力口工冲支术(micro-machining technique), 互4卜金属氧^f匕 物半导体(CMOSs )可以具有优良的RF特性。由于这种CMOS基 于硅，所以可以4吏用成熟的(well-developed)的工艺技术来制造廉 1介的芯片。就片上系统(SOC)而言，也可以^l夸中频带部件和凄t字 系统部件两者进行集成。因此，CMOS制造技术可以适用于制造单 个集成的RF芯片。
相关的RF IC技术包括器件制造技术、电路设计技术以及RF 封装技术。因此，开发一种具有竟争力的RF-CMOS器件可以包括平衡上述技术的改进，并同时降低制造成本。为此，期望对在制造 这种器件中所包含的各种工艺进行简化和稳定。
RF-CMOS或者双极/BiCMOS器件可以包括RF MOSFET、电 感器、变容二才及管(varactor)、 MIM电容器和电阻器。特别要关注 的是电感器，其中电感器占据了最大的芯片区域。此外，由于电感 器周围的材料、电感器的结构和电感器的材料引起的寄生电容分量 和寄生电阻分量，电感器的RF特性可能受到极大地限制。
发明内容
因此，本发明实施例涉及一种半导体器件的电感器及其制造方 法，该电感器及其制造方法可以提高电感器的品质因数。半导体器 件包含形成有电感器的第一区和形成有晶体管的第二区，该半导体 器件包括深阱区，在第一区和第二区下部的硅衬底中形成；阱区， 在第二区中的深阱区上形成；N型屏蔽区(shieldregion)和P型屏 蔽区，其中N型屏蔽区被形成与阱区具有相同的深度，而P型屏蔽 区与N型屏蔽区交替布置。该半导体器件还包括晶体管，形成在 第二区中的硅衬底上；绝缘膜，形成在硅衬底的整个表面上方，以 便该绝缘膜覆盖晶体管；以及金属线，形成在第一区中的绝缘膜上， 以便金属线与N型屏蔽区和P型屏蔽区相对应。
本发明实施例涉及一种制造半导体器件的电感器的方法，其中 半导体器件包括形成有电感器的第一区和形成有晶体管的第二区。
根据这种方法，制造该电感器包括将第一类型杂质离子选择性地 注入到硅衬底中，从而在第一区中形成第一类型屏蔽区，在第二区 中形成第一类型阱区；将第二型杂质离子选择性地注入到硅衬底 中，从而在第一区中形成第二类型屏蔽区，在第二区中形成第二类 型阱区；分别在第一类型阱区和第二类型阱区中形成晶体管；在硅
7衬底上形成绝缘膜；以及在第一类型屏蔽区和第二类型屏蔽区之上 的绝缘膜上形成金属线。
本发明实施例涉及一种具有高Q因数的电感器，其中可以在一 个芯片上实现该电感器，且可以制造该电感器而无需单独的、额外 的掩膜和工艺。此外，可以抑制由寄生电容引起的自谐振频率(SRF ) (self resonating frequency )的;咸小。同才羊，由于可以同时形成屏蔽 区和半导体器件的阱，所以使得整个工艺更筒单且更经济。由于可 以屏蔽由电感器产生的4立移电;;危(displacement current )，所以还可 以提高可靠性。
实例图1是示出了才艮据本发明实施例的电感器的平面图。
实例图2是示出了根据本发明实施例的半导体器件的截面图。
实例图3是示出了根据本发明实施例的制造电感器的方法的流 程图。
具体实施例方式
在如下描述中，应当理解，当提到层(或膜)、区域、衬垫、 图样或者村底位于另一个层、区域、衬垫、图样或者衬底"上/之上 /上方/上部"时，它可以与另一个层、区域、衬垫、图样或者衬底 直接接触，或者也可以出现一个或者多个中介的(intervening )层、 区域、衬垫、图样或者衬底。实例图1是示出了根据本发明实施例 的电感器的平面图，而实例图2是示出了根据本发明实施例的半导 体器件的截面图。可以在半导体器件中实现^^艮据实例图的电感器。例如，该半导
体器件可以是CMOS器件、NMOS器件或者PMOS器件。电感器 包括金属线150、屏蔽区(shield region ) 110以及屏蔽区120。在才乘 作中，由于金属线150的阻抗(resistance )以及流过金属线150的 电流，在电感器中将会产生磁场。该磁场是导致电感器的Q因数(Q factor)恶化的一个因素。然而，如图所示，该因素可以通过屏蔽区 110和120来去除或者减少。
可以通过将杂质离子注入到硅衬底100中来形成屏蔽区110和 120。可以一夸屏蔽区110和120 4妄地，以《更可以通过屏蔽区110和 120来爿寻电感器中产生的^f立移电;危(displacement current)向外释方文 (outwardly discharged )。在硅衬底100上形成半导体器件的工艺中， 可以形成电感器的屏蔽区110和120以及电感器的金属线150。因 此，可以通过简单的工艺来制造具有小尺寸的电感器，而无需使用 单独的、附加的掩膜和工艺。同样，4艮据本发明实施例，在一个芯 片中，可以实现诸如电感器的单个无源器件以及其他的半导体器 件。
如实例图1和图2所示，可以在石圭4于底100上或上方形成器件 隔离膜图样101。通过在硅衬底100中形成沟槽以及然后用例如氧 化膜来填充该沟槽，可以形成器件隔离膜图样101。例如，器件隔 离膜图样101可以是浅沟槽隔离图样。可以在器件隔离膜图样101 下方的硅衬底100中形成4妾地区(ground region) lll和深N-阱区 llla。接地区111可以基本上与电感器的整个部分相对应。可以在 半导体器件的逻辑电路区中形成深N-阱区llla,其中，电感器应 用于该逻辑电^各区。因此，可以在同一工艺中形成4妄:地区111和深 N-阱区llla。
通过器件隔离膜图样101,可以在硅衬底100中限定有源区。 为了形成屏蔽区110和120，可以一夸杂质离子注入到有源区中。例如，根据本发明实施例，可以以固定的间隔和重复的图样来形成屏
蔽区110和120。屏蔽区110和120可以包4舌P型屏蔽区110和N 型屏蔽区120，其中P型屏蔽区110和N型屏蔽区120形成在由器
件隔离膜图样101限定的有源区中。
每个P型屏蔽区IIO是其中注入有P型杂质离子的区域；而每 个N型屏蔽区120是其中注入有N型杂质离子的区域。例如，可 以在将NMOS晶体管的P-阱区形成于半导体器件的逻辑电路中的 同一工艺中形成各个P型屏蔽区110，而可以在将PMOS晶体管的 N-阱区形成于半导体器件的逻辑电路中的同一工艺中形成各个N 型屏蔽区120。
可以交替地形成P型屏蔽区IIO和N型屏蔽区120，以形成能 够产生扩散电容(diffusion capacitance)的PNP结构。在这种情况 下，PN和NP扩散电容起到的作用与形成在电感器的等效电路中的 串耳关电容器(serial capacitor)相类似，其中，电感器位于石圭衬底和 硅衬底上形成的氧化膜之间。因此，可以最小化总电容，以便可以 获4寻改善Q因凄t的岁文果(Q-factor improvement effect )。
可以在冲妄地区lll上方形成N型屏蔽区120和P型屏蔽区110。 特别地，可以将N型屏蔽区120接地，或者换句话-沈，N型屏蔽区 120 4吏得位移电流流向4妄地区111 。
由于可以才艮据用于在半导体器件的逻辑电3各区中形成NMOS 阱区和PMOS阱区的方法来形成屏蔽区110和屏蔽区120，所以可 以通过实施例如两次的离子注入工艺来实i见屏蔽区110和屏蔽区 120的形成。因此，在以上部阱区和下部阱区的形式来形成屏蔽区 110和120的地方，分别地，每个N型屏蔽区120可以是上部阱区， 而每个P型屏蔽区110可以是下部阱区。可选地，屏蔽区110和120的杂质离子类型可以与实例图中所示的屏蔽区IIO和120的杂质离 子类型相反。
尽管相邻的P型屏蔽区110和N型屏蔽区120可以布置成4皮此 ^接触，^f旦是由于在各个的屏蔽区IIO和屏蔽区120中不同类型的杂 质离子的注入所产生的电容器岁文应(capacitor effect )，所以在屏蔽 区110和120之间没有电流流过。然而，可以在N型屏蔽区120和 深N-阱区llla之间形成电流通路(current path),其中在N型屏蔽 区120和深N-阱区llla中注入了相同类型的杂质离子。因此，可 以通过将位移电流-接地来去除电感器中产生的位移电流。
由于在逻辑电^各中形成阱的工艺中可以形成屏蔽区110和120， 而无需<吏用单独的离子注入#奄膜工艺，所以可以简化屏蔽区110和 120的形成工艺并降4氐制造成本。在屏蔽区和阱区形成之后，可以 在相应于逻辑电^各区的硅衬底的有源区中形成NMOS晶体管和 PMOS晶体管。
参照实例图2,可以在形成有;果N-阱区llla和P-阱区110a的 硅衬底100的有源区中形成栅极图样。每个栅极图样可以包括栅极 绝纟彖膜132和4册电4及133。可以在每个栅-才及图才羊的各个侧面形成侧 壁(side wall) 134。分别在位于每个栅极图样相对的侧面处的硅衬 底100中形成源才及和漏才及区131,在该源才及和漏4及区131中，可以 以高浓度注入N型杂质离子。从而，可以形成NMOS晶体管。可 选地，使用类似的步骤，但是使用相反的杂质离子类型，可以在硅 衬底100上形成PMOS晶体管。
在形成有屏蔽区110和屏蔽区120以及晶体管的石圭衬底100上 或上方形成至少一个绝纟彖力莫140。可以在绝纟彖力莫140上或上方形成 金属线150,其中金属线150包才舌在电感器中。例如，可以形成具 有平面虫累S走几4可纟吉才勾(planar spiral geometry structure )的金属纟戋150，其中该平面螺;^走/Iyf可结构具有多个弯曲部分(bending portion )。才艮 据本发明实施例，电感器可以具有高Q因数，并且可以在芯片中实 现，/人而〗吏其效用最大化。
实例图3是示出了才艮据本发明实施例的一种制造电感器的方法
如晶体管或电容器的半导体器件一起形成，所以可以将电感器设置 在一个芯片中。
根据实例图3的流程图，可以在硅衬底100上或上方首先形成 器件隔离膜图样101 (S100)。器件隔离膜图样101有助于限定屏蔽 区110和120，其中屏蔽区110和120用于屏蔽电感器中产生的不 期望的电场和万兹场(electric and magnetic fields )。器件隔离膜图样 101也可以有助于限定逻辑电^各区中的有源区，其中晶体管将会在 这些有源区中形成。
此后，与器件隔离膜图样101相比，可以将杂质离子深深地注 入到硅衬底100中，以在逻辑电路区中形成深N-阱区llla。还可 以在电感器形成区中形成4妄i也区111 (S110)。可以爿夸杂质离子注入 到石圭衬底100中，以在逻辑电^各区的有源区中形成N-阱区和P-阱 区。此时，还可以在电感器形成区中形成屏蔽区110和120(S120)。
在形成N-阱区期间可以形成N型屏蔽区120,并且在形成P-阱区期间可以形成P型屏蔽区110，以^更可以交^,布置P型屏蔽区 110和N型屏蔽区120。在由光刻胶图样覆盖P-阱区和P型屏蔽区 110的条件下，可以通过实施N型杂质离子的离子注入工艺来实现 N-阱区和N型屏蔽区120的形成。相似地，在由光刻胶图样覆盖 N-阱区和N型屏蔽区120的条件下，可以通过实施P型杂质离子的 离子注入工艺来实5见P-阱区和P型屏蔽区110的形成。此后，可以在形成有N-阱区和P-阱区的硅衬底100中形成包 ^括源才及离子注入区和漏4及离子注入区的晶体管(S130)。然后，可 以在具有晶体管的硅衬底10 0上形成连接至晶体管的金属线和至少 一个绝缘膜140 ( S140 )。可以在绝纟彖膜140上与屏蔽区110和120 相对应的区域中形成金属线150(S150),其中金属线150包括在电 感器中。屏蔽区IIO和120可以起到将电感器中产生的位移电流接 地的作用，乂人而提高电感器的Q因H
由于在形成阱的过程中，屏蔽区IIO和120可以与半导体器件
的阱同时形成，所以形成工艺相对简单且经济。因此，可以获得4艮 高的生产率。同样，因为可以屏蔽由电感器产生的位移电流，所以 制造出的器件可以具有优良的射频特性，从而提高了器件的可靠性。
在本发明所披露的实施例中可以作各种修改和变化，这对本领 域4支术人员来i兌是明显和显而易见的。因此，如果这些小务改和变化 落在所附权利要求和其等同替换的范围内，本发明所披露的实施例 旨在覆盖这些明显和显而易见的^奮改和变化。
1权利要求
1. 一种包含形成有电感器的第一区和形成有至少一个晶体管的第二区的半导体器件，包括深阱区，在所述第一和第二区下部的硅衬底中形成；阱区，在所述第二区中的所述深阱区上方形成；一个或多个N型屏蔽区以及一个或多个P型屏蔽区，所述一个或多个N型屏蔽区形成具有与所述阱区基本上相同的深度，而所述一个或多个P型屏蔽区与所述N型屏蔽区交替布置；所述至少一个晶体管，在所述第二区中的所述硅衬底上方形成；绝缘膜，在所述硅衬底上方形成；以及金属线，在所述第一区中的所述绝缘膜上方形成，以便所述金属线形成在所述N型屏蔽区和所述P型屏蔽区上方。
2. 根据权利要求1所述的半导体器件，其中，所述绝缘膜覆盖所 述至少一个晶体管。
3. 根据权利要求1所述的半导体器件，其中，基本上在所述硅衬 底的整个表面上方形成所述绝纟彖膜。
4. 根据权利要求1所述的半导体器件，其中，所述阱区包括N 型阱区和P型阱区。
5. 根据权利要求1所述的半导体器件，进一步包括器件隔离膜图样，形成在所述硅衬底上，并且所述器件隔离膜图样限定所述N型屏蔽区和所述P型屏蔽区。
6. 根据权利要求1所述的半导体器件，其中，所述金属线包括平 面螺;旋几4可结构。
7. 根据权利要求1所述的半导体器件，其中，在所述第二区中， 所述深阱区接地。
8. 根据权利要求1所述的半导体器件，其中，在所述第一区中， 所述P型屏蔽区和所述N型屏蔽区中的一个4妻地。
9. 一种制造半导体器件的电感器的方法，其中所述半导体器件包 含形成有所述电感器的第一区和形成有至少一个晶体管的第 二区，所述方法包4舌将第 一类型杂质离子选4奪性地注入到所述硅衬底中，从 而在所述第一区中形成第一类型屏蔽区，并在所述第二区中形 成第一类型阱区；将第二类型杂质离子选择性地注入到所述硅衬底中，从 而在所述第一区中形成第二类型屏蔽区，并在所述第二区中形 成第二类型阱区；分别在所述第 一类型阱区和所述第二类型阱区中形成所 述至少一个晶体管；在所述硅衬底上方形成绝缘膜；以及在所述第一类型屏蔽区和所述第二类型屏蔽区之上的所 述绝缘膜上方形成金属线。
10. 才艮才居片又利要求9所述的方法，其中，形成所述至少一个晶体管包括实施离子注入以在每个所述第一和第二类型阱区中形成源才及区和漏才及区。
11. 根据权利要求9所述的方法，包括实施离子注入工艺以在所述第一类型阱区和所述第二类型阱区下方形成深阱区。
12. 根据权利要求11所述的方法，其中，在所述第一类型屏蔽区和所述第二类型屏蔽区下方形成接地区。
13. 才艮据一又利要求12所述的方法，其中，通过所述实施离子注入工艺，在形成所述深阱区的同时，形成所述才妻地区。
14. 根据权利要求9所述的方法，其中，所述第一类型杂质离子是N型杂质离子，而所述第二类型杂质离子是P型杂质离子。
15. 根据权利要求9所述的方法，包括形成器件隔离膜图样，所述器件隔离膜图样用于在所述石圭衬底的所述第 一 区中限定屏蔽区，以及在所述石圭衬底的所述第二区中限定有源区。
16. 根据权利要求15所述的方法，其中，所述器件隔离膜图样限定所述第一类型屏蔽区和所述第二类型屏蔽区。
17. 4艮据纟又利要求15所述的方法，包括在形成所述器件隔离膜图样之后，在所述硅衬底的所述第 一 区中形成接地区，并且在所述硅衬底的所述第二区中形成深阱区。
18. 根据权利要求17所述的方法，其中，形成所述深阱区包括注入杂质离子，以《更所述深阱区具有的离子注入深度深于所述器件隔离膜图样的离子注入深度。
19. 根据权利要求9所述的方法，其中，所述金属线包括平面螺旋几何结构。
20. 根据权利要求9所述的方法，其中，基本上在所述硅衬底的整个表面上方形成所述绝缘膜。
全文摘要
本发明涉及一种半导体器件的电感器及其制造方法。在具有形成有电感器的第一区和形成有晶体管的第二区的半导体器件中，半导体器件包括深阱区，在第一区和第二区下部的硅衬底中形成；阱区，在第二区中的深阱区上形成；N型屏蔽区和P型屏蔽区，其中该N型屏蔽区被形成与阱区具有相同的深度，而P型屏蔽区与N型屏蔽区交替布置；晶体管，在第二区中的硅衬底上形成；绝缘膜，在硅衬底的整个表面上方形成以便该绝缘膜覆盖晶体管；以及金属线，在第一区中的绝缘膜上形成，以便该金属线与N型屏蔽区和P型屏蔽区相对应。
文档编号H01L27/06GK101465351SQ20081018666
公开日2009年6月24日 申请日期2008年12月16日 优先权日2007年12月17日
发明者金寿台 申请人:东部高科股份有限公司