半导体装置及半导体装置的制造方法

专利名称：半导体装置及半导体装置的制造方法
技术领域：
本发明涉及一种半导体装置及半导体装置的制造技术，特别涉及在具有WPP(Wafer Process Package,晶片制程封装)技术的再配线的半导体装置中应用而有效的技术。
背景技术：
WPP技术(或者也称为WLP (Wafer Level Package,晶片级封装)技术)是一种使 晶片制程(前工程)与封装制程(后工程) 一体化，并在晶片状态下完成封装的技术， 与针对从半导体晶片上切下的每一半导体芯片而处理封装制程的技术相比，具有可大幅 削减步骤数的优点。在WPP技术的封装制程中，利用电镀法而形成与所述前工程中所 形成的半导体元件电性连接的再配线，并且以表面保护膜来覆盖再配线。
另外，在日本专利特开平9-306914号公报(专利文献l)中，揭示有一种技术，将 虚设电镀图案与作为实际的配线的本体图案一起设置在半导体晶片上来作为半导体元 件的配线形成方法。此专利文献1是以稳定地形成均匀的电镀配线来作为半导体元件的 配线为中心，但关于稳定地形成WPP技术的再配线的观点并无记载。
专利文献l:日本专利特开平9-306914号公报

发明内容
例如，在高速SRAM (Static Random Access Memory,静态随机存取内存)或CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)逻辑产品中，采 用以降低封装成本及高速化等为目的的WPP技术，从而所述产品成为利用由焊锡所形 成的凸块电极而在安装基板上进行倒装芯片(flip chip)连接的封装构造。
例如，在WPP技术中，可经过如下所示的步骤而制造半导体装置。首先，在半导 体晶片的主面上形成MISFET (Metal Insulator Semiconductor Field Effect Transistor,金 属一绝缘层一半导体场效应晶体管)等的半导体元件，且在所述半导体元件的上部形成 多层配线(多个配线层)。其次，在多层配线上，形成氮化硅膜及氧化硅膜，且进一步 在氧化硅膜上形成聚酰亚胺树脂膜。另外，此前的步骤成为WPP技术的晶片制程，以下的步骤成为WPP技术的封装制程。
接着，使氧化硅膜、氮化硅膜及聚酰亚胺树脂膜图案化，以此形成在底面上露出有 多层配线的最上配线的开口部。然后，在开口部内含有的聚酰亚胺树脂膜上形成薄的电 极层(障壁层/籽晶层)，在所述电极层上使用电镀法而形成再配线。再配线例如是由铜 膜及镍膜的积层膜所构成。其次，在再配线上形成聚酰亚胺树脂膜之后，进行图案化， 由此使再配线的一端部露出。其后，在已露出的再配线的一端部上形成凸块电极。由此， 可制造在半导体晶片的状态下被封装、且具有再配线及连接于再配线的凸块电极的半导 体装置。
本发明者等人发现，在所述的使用有WPP技术的半导体装置中，在使用电镀法而 形成的再配线上，存在外观异常(例如颗粒径的粗大化、表面粗糙)或者半导体晶片的 中心部与周边部的膜厚产生差异的问题。特别是在半导体晶片的中心部，再配线的膜厚 较薄，且外观异常显着。进而，在具有外观异常的再配线的一端部上所形成的凸块电极 中，会因剥落等而使得半导体装置的可靠性下降。因此，将再配线的外观异常判断为不 良的半导体装置的制造良率会下降。
根据本发明者等人的研讨，再配线的外观异常对于再配线图案具有依存性，其集中 在形成有与半导体元件电性连接的再配线的区域A、及未形成有再配线的区域B的边界 附近的再配线的端部。g卩，从电镀法的观点而言，认为在所述边界的再配线的端部，电 场容易集中，电流密度会局部增大，从而使得再配线的结晶颗粒径粗大化。因此，作为 再配线的外观异常的对策，考虑在未形成有再配线的区域B上也配置再配线。但是，单 单仅在区域B上配置再配线，仍会具有因再配线的疏密差异而导致在再配线的端部产生 外观异常的情况。因此，即便是在如所述区域A之类的局部(Local)区域上，也需防 止再配线的疏密差异变大。
而且，作为半导体晶片的中心部与周边部上的再配线的膜厚差异的原因，认为是由 于再配线形成时的电镀电流值依存于半导体晶片面内的再配线的占有率，从而无法确保 用以取得适当膜厚的电镀电流。因此，需要根据半导体晶片面内区域的再配线的占有率 来减少电镀膜厚(再配线的膜厚)差异。
本发明的目的在于提供一种使半导体装置的可靠性提高的技术。
本发明的所述及除此之外的其它目的以及新颖的特征，可根据本说明书的记述及附 图而明确了解。
本申请案所揭示的发明中，对于代表性的发明的概要的简单说明如下所述。 在本发明的一实施方式中，WPP技术的再配线在半导体基板的面内具有彼此电性分
6离的本体图案(第I图案)及虚设图案(第2图案)。与多层配线电性连接的本体图案 及浮动的虚设图案被设置成混合存在于半导体基板的面内。 [发明的效果]
本申请案所揭示的发明中，对于由代表性的发明所取得的效果的简单说邻如下所述。
根据所述的一实施方式，可降低配置于半导体基板的面内的再配线的疏密差异，从 而可提高半导体装置的可靠性。


图1是示意性表示本发明的一实施方式的半导体装置的平面的说明图。
图2是放大表示图1的半导体装置的平面的说明图。
图3是示意性表示图1的半导体装置的主要部分剖面的说明图。
图4是放大表示与图2相对应的本发明者等人所研讨的半导体装置的平面的说明图。
图5是本发明的一实施方式的半导体装置的制造步骤的流程图。
图6是表示图5的设计步骤中的处理图案的说明图。
图7是表示继图6之后的设计步骤中的处理图案的说明图。
图8是表示继图7之后的设计步骤中的处理图案的说明图。
图9是表示继图8之后的设计步骤中的处理图案的说明图。
图IO是表示继图9之后的设计步骤中的处理图案的说明图。
图11是表示图5的晶片步骤及封装步骤中的半导体装置的平面的说明图。
图12是表示继图11之后的半导体装置的剖面的说明图。
图13是表示继图12之后的半导体装置的剖面的说明图。
图14是表示继图13之后的半导体装置的剖面的说明图。
图15是表示继图14之后的半导体装置的剖面的说明图。
图16是表示继图15之后的半导体装置的剖面的说明图。
图17是表示继图16之后的半导体装置的剖面的说明图。
图18是表示继图17之后的半导体装置的剖面的说明图。
图19是表示电镀电流与再配线占有率之间的关系的说明图。
图20是表示半导体晶片的厚度与半导体晶片的翘曲量之间的关系的说明图。
图21是表示本发明其它实施方式的半导体装置的平面的说明图。图22是示意性表示图21的半导体装置的主要部分剖面的说明图 [符号的说明]
1C、 1C' 半导体芯片 IS 半导体基板 半导体晶片 本体图案(第1图案) 焊盘电极 颗粒
本体处理图案(第1处理图案) 虚设图案(第2图案) 虚设焯盘电极
虚设处理图案(第2处理图案) 虚设图案(第3图案) 虚设焊盘电极 元件分离区域 p型井 n型井 闸极绝缘膜 闸极电极 闸极电极 侧墙
低浓度n型杂质扩散区域 低浓度p型杂质扩散区域 高浓度n型杂质扩散区域 高浓度p型杂质扩散区域 氧化硅膜
1W
2 2a
2g 2p
3
33
3p
4 4a
21
22
23
24 25a 25b 26 27a 27b 28a 28b
29
30
31
32
33
34
氧化硅膜 第1层配线 氧化硅膜35
36 37a 37b 38a 38b
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54、 54a、
55
56
57
58
59
60 80 90 Ql
氧化硅膜
第2层配线
氮化硅膜
氧化硅膜
氮化硅膜
氧化硅膜
第3层配线
第4层配线
顶盖绝缘膜
氧化硅膜
第5层配线 氧化硅膜
氮化硅膜(无机类绝缘膜，第l绝缘膜)
光阻膜
开口部
聚酰亚胺树脂膜(第1有机类绝缘膜，第2绝缘膜) 开口部(第1开口部)
杆晶层 光阻膜 54b开口部 铜膜
再配线
聚酰亚胺树脂膜(第2有机类绝缘膜，第3绝缘膜)
开口部(第2开口部)
凸块电极
中心区域(第1区域) 周边区域(第2区域) n通道型MISFETQ2 p通道型MISFET ST 照射区域
具体实施例方式
以下，根据附图来详细地说明本发明的实施方式。另外，在用以说明实施方式的所 有附图中，对于具有相同功能的构件标注相同的符号，省略其重复的说明。又，在对以 下的实施方式进行说明的附图中，为容易理解构成，即便是平面图，也会标上影线。 (实施方式1)
本实施方式的半导体装置是CSP (Chip Size Package,芯片尺寸封装)构造的半导 体装置，且使用了 WPP技术以便进行制造。CSP是和半导体芯片的尺寸相等或者稍大 的封装的总称，可实现小型化、轻量化，而且可縮短内部的配线长，因而可降低信号延 迟及杂讯等。首先，参照图1 图3，对本实施方式的半导体装置的特征性的构造进行 说明。
图1中示意性显示本实施方式的半导体芯片1C的平面，且将其一部分(由虚线所 包围的区域A)放大显示，另外，图2中进一步放大显示图1所示的半导体芯片1C的 平面。图2中显示的本体图案2及虚设图案3是WPP技术的再配线，但图l中，为了 使说明容易而省略显示虚设图案3。本体图案2是与由半导体芯片1C的半导体元件等 所构成的内部电路电性连接，而虚设图案3是电性分离、即浮动存在着。又，图3中示 意性显示半导体芯片1C的主要部分剖面。
如图l所示，矩形状的半导体芯片1C具有其面内的中心区域80 (由单点虚线所包 围的区域)、及中心区域80周围的周边区域90。半导体芯片1C的表面例如被由聚酰亚 胺树脂膜组成的表面保护膜所覆盖，在设置于其表面保护膜上的开口部上，设有进行外 部与半导体芯片1C内部的信号交接的凸块电极(未图示)。所述凸块电极设置在图1中 放大的区域A上的半导体芯片1C所示的本体图案2的焊盘电极2a上。在与CSP构造 的半导体装置之类的小型化相对应的半导体芯片1C中，也可通过将本体图案2 (再配 线)从半导体芯片1C的外周向中心区域80侧引绕来确保形成有凸块电极的区域(焊盘 电极2a的面积)。另外，所述本体图案2设置在周边区域90上。
如图2所示，在半导体芯片1C的面内，混合存在地设置有本体图案2及虚设图案 3。所述本体图案2及虚设图案3作为WPP技术中的再配线是同时形成，且是彼此电性 分离(参照图3)。如上所述，本体图案2设置在周边区域90上，虚设图案3设置在中 心区域80及位于本体图案2间的周边区域90上。如此将虚设图案3设置在中心区域80及周边区域90上，从而再配线可大致均匀地分布在半导体芯片1C的面内，与不存在虚 设图案3的情况相比，可减少再配线的疏密差异。
位于本体图案2的一端的圆形状的焊盘电极2a的径长例如为108 pm，间距例如为 180 pm。另外，圆形状的虚设图案3的径长例如为34间距例如为50 pm。而且， 虚设图案3的平面形状是所有的角均为钝角的多角形状，以便角部的应力缓和。
又，虚设图案3的加工尺寸设为本体图案2的加工尺寸以下。由此，在周边区域90 上的本体图案2间也可设置虚设图案3，从而再配线大致均匀地分布在半导体芯片1C 的面内。另外，将虚设图案3的大小设为再配线的最小线宽以上、及再配线形成后的障 壁层及籽晶层的去除步骤中不会消失的大小。
如图3所示，在构成半导体芯片1C的半导体基板1S上，设有包含第3层配线39、 第4层配线40及第5层配线44的多层配线。此多层配线具有将设置在多层配线下部的 多个半导体元件电性连接以形成电路的功能。以覆盖所述多层配线的方式，在半导体基 板1S上设有例如薄的氧化硅膜45及氮化硅膜46来作为钝化膜。所述氧化硅膜45及氮 化硅膜46是无机类绝缘膜，可使用例如等离子CVD法而形成。
又，在氮化硅膜46上，例如设有作为有机类绝缘膜的聚酰亚胺树脂膜49来作为绝 缘膜。在所述聚酰亚胺树脂膜49上，设置有将以电镀法而形成的铜膜55及镍膜56积 层所成的再配线57。所述再配线57如图1及图2所示构成本体图案2及虚设图案3。 另外，以覆盖再配线57的方式，在聚酰亚胺树脂膜49上设置有例如作为有机类绝缘膜 的聚酰亚胺树脂膜58来作为表面保护膜(绝缘膜)。
将聚酰亚胺树脂等的有机类绝缘膜作为表面保护膜的原因在于，如果使最上方的绝 缘膜为无机类绝缘膜，则在半导体芯片的处理(搬送等)时绝缘膜上容易产生龟裂而导 致所述处理变得困难，因此将相对比较柔软的有机类绝缘膜作为最上层时，容易进行半 导体芯片的处理。
在本体图案2的再配线57的一部分上且聚酰亚胺树脂膜58上，设有开口部59,本 体图案2的再配线57的一部分露出而构成焊盘电极2a。此焊盘电极2a发挥作为半导体 芯片1C的外部电极的功能。进而，为了进行与外部的信号交接或者因安装而与外部的 连接，在焊盘电极2a上，以与其电性连接的方式设置有凸块电极60。另外，也可不设 置凸块电极60,而是将线结合连接于焊盘电极2a上，从而进行与外部的信号交接。
再配线57是为了在半导体晶片的级别下完成封装而设置，其具有将多层配线的最 上配线即第5配线44与凸块电极60加以连接的功能。gP，再配线57具有将第5层配 线44与凸块电极60加以连接的引出配线的功能。换而言之，再配线57也可谓具有将第5层配线44的间隔向凸块电极60的间隔转换的插入式基板的功能。
本体图案2的再配线57在多层配线的最上配线即第5层配线44的一部分上且氧化 硅膜45、氮化硅膜46及聚酰亚胺树脂膜49上所设的开口部50中，与包含第5层配线 44的多层配线电性连接，且发挥与外部进行信号交接的功能。
另一方面，虚设图案3的再配线57由作为有机类绝缘膜的聚酰亚胺树脂膜49及聚 酰亚胺树脂膜58所覆盖，与多层配线及本体图案2电性分离而成为浮动状态。因此， 虚设图案3不进行与外部的信号交接。但是，因设置虚设图案3而可减少以电镀法所形 成的再配线的疏密差异，防止产生本体图案2的外观异常。进一步，可防止设置在无外 观异常的本体图案2上的凸块电极60剥落等的交易不良，因而可提高半导体装置的可 靠性。
此处，参照图4，对未设有虚设图案3的情况进行说明。图4是放大表示与图2相 对应的本发明者等人所研讨的半导体芯片1C'的平面的说明图。另外，其它构成与图l 图3所示的半导体芯片1C的构成相同。
如图4所示，当在设有本体图案2的周边区域90或者未设有本体图案2的中心区 域80上不设置虚设图案时，则在中心区域80与周边区域90的边界附近的本体图案2 的端部(焊盘电极2a)上，以电镀法所形成的铜(铜膜55)或者镍(镍膜56)的颗粒 2g会粗大化，引起表面粗糙从而产生外观异常。进一步可知，在外周区域90的内侧且 本体图案2间，本体图案2上也会产生外观异常。另外，外观异常可由显微镜而确认。
但是，在本实施方式中，使虚设图案3与本体图案2混合存在，由此，如图2所示 可防止产生本体图案2的外观异常。具体而言，在形成有再配线57的本体图案2的周 边区域卯以外的中心区域80上设置再配线57来作为虚设图案3，以此可防止产生本体 图案2的外观异常。进一步，在形成有再配线57的本体图案2的周边区域90的本体图 案2间设置虚设图案3的再配线57，以此可防止产生本体图案2的外观异常。此原因认 为是，例如在本体图案2间的局部区域上，以由电镀法而形成的本体图案2及虚设图案 3所构成的再配线57的疏密差异得以降低。
而且，在本实施方式中，将WPP技术的封装制程中的再配线57设置在作为有机类 绝缘膜的聚酰亚胺树脂膜49上，并以覆盖所述再配线57的方式设置作为有机类绝缘膜 的聚酰亚胺树脂膜58来作为表面保护膜。由此使虚设图案3成为浮动状态(电性分离 的状态)，但由于使用同质的有机类绝缘膜，因而聚酰亚胺树脂膜49与聚酰亚胺树脂膜 58的密着性可得到确保。
另外，经过反复进行低温与高温的温度循环的可靠性试验，会致使再配线57及再配线57周围所存在的聚酰亚胺树脂膜49、 58产生膨胀、收縮，但通过将虚设图案3加 工成本体图案2的加工尺寸以下而可缓和所产生的应力。
其次，参照图5 图20，对本实施方式的半导体装置的制造方法进行说明。图5表 示本实施方式的半导体装置的制造步骤的流程图，图6 图10中显示设计步骤中的处理 图案，图11 图18中显示晶片步骤及封装步骤中的半导体装置的平面或者剖面。
如图5所示，本实施方式的半导体装置的制造步骤的概略情况为首先，根据设计 步骤(S100),进行半导体元件的布局、电路配线等的设计。其次，在晶片步骤(S200) 中，进行半导体装置的制造中的所谓前工程，形成半导体元件等。接着，在封装步骤 (S300)中，进行半导体装置的制造中的所谓后工程，形成作为引出配线的再配线并且 进行封装。另外，WPP技术是在半导体晶片状态下而进行所述晶片步骤与封装步骤。
首先，在设计步骤(S100)中，特别是对再配线57的图案设计进行说明。另外， 关于其它构成的设计，考虑DFM (design for manufacturing,可制造性设计)，例如能够 以使用有计算机的众所周知的方法等而进行。
如图6所示，使用计算机，在半导体晶片(半导体芯片)等的假设了特定区域的区 域P上，以特定的径长xl及特定的间距x2而形成虚设处理图案3p (S110)。对于虚设 处理图案3p而言，例如平面形状设为64角形，径长xl设为34 pm，间距x2设为50 并均匀地配置在区域P内。另外，在设计的最终阶段之前去除无需的虚设处理图案3p。 根据未去除而残存的虚设处理图案3p，将所述的再配线57的虚设图案3设计成大于再 配线57的最小线宽及最小间隔、且小于再配线57的本体图案2的焊盘电极2a。
其次，如图7所示，使用计算机，在区域P上形成本体处理图案2p (S120)。此本 体处理图案2p是用作如上所述的引出配线的再配线57 (本体图案2)的处理图案。另 外，作为焊盘电极2a的本体处理图案3p的前端部被配置成例如平面形状为圆形状、径 长yl为108 jam、间距y2为180 ^m。
接着，如图8所示，使用计算机，将本体处理图案2p及虚设处理图案3p加以合成 (S130)。其次，如图9所示，使用计算机，根据本体处理图案2p来计算存在于规定空 间内的虚设处理图案3p (图中，以虚线表示)，并如图10所示，删除存在于所述规定空 间区域内的虚设处理图案3p (S140)。由此，可将构成如图2所示的本体图案2及虚设 图案3的再配线57的疏密差异降低而配置。
其次，对晶片步骤(S200)进行说明。如图11所示，例如准备在照射区域(shotarea)ST 上具有多个芯片区域(A L)的大致圆形状的半导体晶片1W (S210)。另外，图11的 半导体晶片1W中的参考面未图示。
13在本实施方式中，从半导体晶片1W的多个芯片区域(A L)取出所述的半导体芯 片1C。艮卩，多个芯片区域(A L)的所有的半导体芯片1C是WPP技术的由本体图案 2及虚设图案3而构成的再配线57所形成。
接着，如图I2所示，在半导体晶片1W(以下，作为半导体基板IS来说明)的主 面上形成n通道型MISFETQ1、 p通道型MISFETQ2等的半导体元件(S220)。所述的 MISFET例如构成高速SRAM或逻辑电路。
例如在由单晶硅构成的半导体基板1S的主面上，形成有例如作为STI (Shallow Trench Isolation,浅槽隔离)构造的元件分离区域21 ，在元件分离区域21上分离出活性 区域。在活性区域中的形成有n通道型MISFETQl的区域上，形成有p型井22，在形 成有p通道型MISFETQ2的区域上，形成有n型井23。 p型井22例如成为导入有硼(B) 等的p型杂质的半导体区域，n型井23例如成为导入有磷(P)或砷(As)等的n型杂 质的半导体区域。
在p型井22上形成有n通道型MISFETQl 。此n通道型MISFETQl的构成如下。 即，在p型井22上形成有闸极绝缘膜24，在此闸极绝缘膜24上形成有闸极电极25a。 闸极绝缘膜24例如是由氧化硅膜而形成，但也可以是由比氧化硅膜的介电常数高的高 电介质膜而形成。闸极电极25a例如是由多晶硅膜而形成，但在此多晶硅膜上例如导入 有n型杂质。此原因是为了降低n通道型MISFETQl的门限值电压而进行。
在闸极电极25a的两侧的侧壁上，形成有侧墙26,在此侧墙26下的p型井22内， 形成有低浓度n型杂质扩散区域27a。并且，在此低浓度n型杂质扩散区域27a的外侧， 形成有高浓度n型杂质扩散区域28a。低浓度n型杂质扩散区域27a及高浓度n型杂质 扩散区域28a成为导入有n型杂质的半导体区域，相比低浓度n型杂质扩散区域27a而 言，高浓度n型杂质扩散区域28a中导入有更高浓度的n型杂质。利用该低浓度n型杂 质扩散区域27a及高浓度n型杂质扩散区域28a而形成有ti通道MISFETQl的源极区域 或漏极区域。以低浓度n型杂质扩散区域27a及高浓度n型杂质扩散区域28a而构成源 极区域或漏极区域，由此形成所谓的LDD (Lightly Doped Drain,轻掺杂漏极)构造。 因此，可缓和闸极电极25a下的电场集中。
另一方面，在n型井23上形成有p通道型MISFETQ2。此p通道型MISFETQ2的 构成是成为大致与n通道型MISFETQl相同的构成。S卩，在n型井23上形成有闸极绝 缘膜24 ，在此闸极绝缘膜24上形成有闸极电极25b 。闸极电极25b例如是由多晶硅膜 而形成，且导入有p型杂质。如此在p通道型MISFETQ2中，向闸极电极25b中导入p 型杂质从而可降低门限值电压。本实施方式1中，向n通道型MISFETQl的闸极电极25a中导入n型杂质，另一方面向p通道型MISFETQ2的闸极电极25b中导入p型杂质。 因此，n通道型MISFETQl与p通道型MISFETQ2该两者均可使门限值电压降低。
在闸极电极25b的两侧的侧壁上，形成有侧墙26，在此侧墙26下的n型井23内， 形成有低浓度p型杂质扩散区域27b。并且，在此低浓度p型杂质扩散区域27b的外侧， 形成有高浓度p型杂质扩散区域28b。低浓度p型杂质扩散区域27b及高浓度p型杂质 扩散区域28b成为导入有p型杂质的半导体区域，相比低浓度p型杂质扩散区域27b而 言，高浓度p型杂质扩散区域28b中导入有更高浓度的p型杂质。由该低浓度p型杂质 扩散区域27b及高浓度p型杂质扩散区域28b而形成有p通道MISFETQ2的源极区域或 漏极区域。
以此，在本实施方式的半导体装置中，在半导体基板1S上形成有n通道型 MISFETQ1及p通道型MISFETQ2等的半导体元件。
接着，在半导体基板1S上形成多层配线(S230)。如图12所示，在形成于半导体 基板1S上的n通道型MISFETQ1及p通道型MISFETQ2上，形成有作为层间绝缘膜的 氧化硅膜29。并且，在氧化硅膜29上，形成有到达n通道型MISFETQl或者p通道型 MISFETQ2的源极区域、漏极区域的插塞30。此插塞30例如是由作为障壁金属膜的氮
化钛膜及钨膜的积层膜所形成。
在形成有插塞30的氧化硅膜29上，形成有作为层间绝缘膜的氧化硅膜31，并且以 埋入到此氧化硅膜31中的方式而形成第l层配线32。此第l层配线32例如是由钨膜而 形成，且与形成在下层的插塞30电性连接。
在第1层配线32上，形成有氧化硅膜33，并且以埋入到此氧化硅膜33中的方式而 形成插塞34。此插塞34也和插塞30同样地是由障壁金属膜及钨膜的积层膜所构成。插 塞34与形成在下层的第1层配线32电性连接。
在形成有插塞34的氧化硅膜33上，形成有作为层间绝缘膜的氧化硅膜35,并且以 埋入到此氧化硅膜35中的方式而形成第2层配线36。此第2层配线36是由用以防止铜 扩散的障壁金属膜及铜(铜或者其合金)膜的积层膜所构成。
在第2层配线36上，形成有用以防止铜扩散的氮化硅膜37a,在此氮化硅膜37a上 形成有氧化硅膜37b。在此氧化硅膜37b上，积层形成有氮化硅膜38a及氧化硅膜38b， 并且以埋入到氮化硅膜38a及氧化硅膜38b中的方式而形成第3层配线39。此第3层配 线39是由用以防止铜扩散的障壁金属膜及铜膜的积层膜所构成，并且与形成在下层的 第2层配线36电性连接。
和所述第3层配线39同样地，在第3层配线39的上层，形成有由用以防止铜扩散的障壁金属膜及铜膜的积层膜所构成的第4层配线40。此第4层配线40是与形成在下 层的第3层配线39电性连接。另外，以下未图示，也可在和第4层配线40的相同层上， 以每固定的间隔而形成多个存储器救助用保险丝。该保险丝电性连接于冗长救济电路， 通过切断特定的保险丝而可将选择缺陷存储单元的地址信号转变为与冗长救济用的存 储单元相对应的地址信号。
为防止第4层配线40的铜向上层扩散，以覆盖第4层配线40的方式在半导体基板 1S上形成顶盖绝缘膜41，并在此顶盖绝缘膜41上，例如以等离子CVD法而形成氧化 硅膜42 (参照图13)。顶盖绝缘膜41是由氮化硅膜所构成，使用SiCN膜来作为氮化硅 膜，由此，例如和使用有SiN膜的情况相比，可提高顶盖绝缘膜41的经时绝缘破坏 (TDDB, Time Dependent Dielectric Breakdown,经时介电质击穿)耐性及第4层配线 40的电迁移耐性。
在氧化硅膜42及顶盖绝缘膜41上，形成有与第4层配线40电性连接的插塞43。 此插塞43可由以下方式而形成使用掩膜(光阻膜)来对氧化硅膜42及顶盖绝缘膜41 进行干式蚀刻，形成到达第4层配线40的连接孔，并将钛(Ti)膜、氮化钛(TiN)膜 或者所述膜的积层膜作为障壁导电膜而堆积到连接孔内所含的氧化硅膜42上，接着以 钨膜埋入到连接孔内之后，利用CMP法等去除连接孔外的钨膜及障壁导电膜。
在插塞43上且第4层配线40的上层，形成有与插塞43电性连接的第5层配线44。 此第5层配线44例如是将铝(Al)作为主导电层，并且是形成为将作为主导电层的Al 膜的上下以由Ti膜及TiN膜的积层膜所构成的障壁导电膜来夹持的构造。所述配线在 将下方的障壁导电膜、Al膜及上方的障壁导电膜依次堆积之后，可利用干式蚀刻，将经 光微影技术而使所述积层膜图案化的光阻膜作为掩膜来形成。
如此在本实施方式中，由第1层配线32、第2层配线36、第3层配线39、第4层 配线40及第5层配线44而形成多层配线。多层配线具有将多个半导体元件电性连接而 形成电路的功能。
接着，以覆盖所述多层配线的方式，在半导体基板1S、即氧化硅膜42上，例如依 次形成薄的氧化硅膜45及氮化硅膜46来作为钝化膜(S240)。所述氧化硅膜45及氮化 硅膜46是无机类绝缘膜，例如可由等离子CVD法而形成。
接着，将经光微影技术而图案化的光阻膜47作为掩膜，来对氮化硅膜46及氧化硅
膜45进行干式蚀刻，形成使第5层配线的一部分露出的开口部48。然后，利用灰化处
理(碳化处理)而去除光阻膜47。
接着，如图14所示，在氮化硅膜46上，例如形成作为有机类绝缘膜的聚酰亚胺树
16脂膜49来作为绝缘膜(S250)。所述聚酰亚胺树脂膜49是构成对半导体基板IS的半导 体元件及多层配线加以保护的表面保护膜(绝缘膜)。
其次，对封装步骤(S300)进行说明。如图14所示，使用感光处理及灰化处理来 使聚酰亚胺树脂膜49图案化，并去除开口部48上的聚酰亚胺树脂膜49。由此，在第5 层配线44的一部分上的氧化硅膜45、氮化硅膜46及聚酰亚胺树脂膜49上，形成有使 第5层配线44的一部分露出的开口部50 (S310)。
接着，如图15所示，对半导体基板1S的表面实施溅射蚀刻处理之后，以溅射法在 开口部50及聚酰亚胺树脂膜49上依次堆积TiN膜及Ti膜，形成障壁层51。其次，在 此障壁层51上，以溅射法堆积铜(Cu)膜，形成籽晶层52。此籽晶层52是以下步骤 中使用电镀法所形成的再配线的籽晶层。
接着，如图16所示，在半导体基板1S上涂布光阻膜53，并利用光微影技术而使所 述光阻膜53图案化。由此，在籽晶层52的一部分上的光阻膜53上，形成有使籽晶层 52的一部分露出的再配线形成用的开口部54。开口部54中的开口部54a是以使聚酰亚 胺树脂膜49的一部分被去除而成的开口部50露出的方式所形成，开口部54b是形成在 聚酰亚胺树脂膜49上。开口部54是为了形成如图1、图2所示的再配线的图案而使用， 开口部54a成为作为本体图案2的图案，开口部54b成为作为虚设图案3的图案。
接着，使用将被图案化的光阻膜53作为掩膜的电解电镀法，依次堆积铜膜56及镍 膜57，形成由铜膜56及镍膜57所组成的再配线58之后，以灰化处理去除光阻膜53， 从而成为图17所示(S320)。如图1、图2所示，所述再配线57形成为让本体图案2 及虚设图案混合存在于半导体基板1S的面内。
接着，如图18所示，将再配线57作为掩膜来对籽晶层52及障壁层51实施湿式蚀 刻(洗浄)处理，由此使再配线57下方的籽晶层52及障壁层51残留'并去除此外的 籽晶层52及障壁层51。
随后，如图3所示，以覆盖再配线57的方式，在半导体基板1S上，例如形成作为 有机类绝缘膜的聚酰亚胺树脂膜58来作为表面保护膜(绝缘膜)(S330)之后，在由再 配线57所组成的本体图案2的一部分(成为焊盘电极2a)上，将使所述一部分露出的 开口部59形成在聚酰亚胺树脂膜58 (S340)。开口部59是通过使聚酰亚胺树脂膜58 经感光处理及灰化处理处理而图案化、并去除本体图案2的焊盘电极2a上的聚酰亚胺 树脂膜58而形成。
其次，使用无电解电镀法，在开口部59下的焊盘电极2a上形成未图示的金(Au) 膜。然后，利用焊锡印刷技术在半导体基板1S上印刷焊锡膏之后，以回流焊处理而使焊锡膏熔融及再结晶化，并在所述金膜上形成凸块电极60 (S350)。作为所述焊锡膏， 可使用例如由Sn (锡)、Ag (银)及Cu所形成的无Pb (铅)焊料。而且，可取代使用 焊锡膏，将预先成形为球状的焊球供给至开口部59上之后，对半导体基板1S实施回流 焊处理，由此也可形成凸块电极60。另外，经焊锡膏的回流焊处理，所述金膜便会向凸 块电极60扩散而消失。
其后，将晶片状态的半导体基板1S沿着被划分的芯片区域间的划线(切割)区域 而切断，分割成如图1所示的各个半导体芯片1C，从而完成本实施方式的半导体装置。 本实施方式的半导体芯片1C可经由凸块电极60而安装在安装基板上，且在将半导体芯 片1C配置在安装基板上之后，对凸块电极60进行回流焊，然后在半导体芯片1C与安 装基板之间填充底部填充树脂，以构成各种半导体装置。
此处，对构成本体图案2及虚设图案3的再配线57在半导体晶片1W中的局部区 域内的占有率，例如半导体芯片1C内的占有率、照射区域ST内的占有率进行说明。
如果再配线57在半导体芯片1C (照射区域ST)内的占有率变低，则无法确保电镀 施工的稳定性，即无法确保稳定电流值，从而会在半导体晶片1W的面内产生构成再配 线57的电镀膜(铜膜55/镍膜56)的膜厚的情况，或者在半导体晶片1W的中心部产生 表面粗糙的情况。又，如参照图4所作的说明，当再配线57的占有率具有局部偏向时， 则会在形成有本体图案2的周边区域90 (再配线57成为密集的区域)及未形成有本体 图案2的中心区域80 (再配线57成为稀疏的区域)的边界附近的再配线57 (本体图案 2)的端部产生表面粗糙。
另一方面，如果再配线57在半导体晶片1W的面内的占有率变高，则因半导体晶 片1W与背面研磨后的半导体晶片1W的厚度间的关系而会在半导体晶片1W上产生翘 曲。因此，无法形成背面研磨后的凸块电极60，或者无法进行半导体晶片1W的操作， 从而产生碎屑，导致以后的步骤的良率降低。
因此，本实施方式中，在WPP技术的再配线57中，除本体图案2之外还配置有虚 设图案3，并规定由本体图案2及虚设图案3所构成的再配线57的照射区域ST (半导 体芯片1C)全体的占有率(局部区域的占有率)的下限及上限，由此使得再配线57的 形成步骤、背面研磨后的施工、操作变得稳定，从而降低半导体装置的制造良率。
例如，为了稳定地形成电镀膜(构成再配线57的铜膜55及镍膜56)，本实施方式 中所使用的电镀装置必须确保电镀电流值为6 A以上。如图19所示的电镀电流与半导 体晶片1W的面内的再配线57的占有率之间存在有相关关系。当电镀电流为6A时，为 了成为铜(Cu)电镀稳定的电镀膜，可知铜膜55的占有率为28.5%。又，当电镀电流
18为6A时，为了成为镍(Ni)电镀稳定的电镀膜，可知镍膜56的占有率为33.4%。
因此，本实施方式中，包含边缘的照射区域ST (半导体芯片1C)内的再配线57 的占有率的下限设为35%以上。由此，可稳定地形成再配线57，从而可降低制造良率。 另外，已稳定形成的再配线57可通过防止表面粗糙而抑制产品不良，从而提高半导体 装置的可靠性。
又，当考虑半导体装置的量产时，在形成有凸块电极60的导体晶片1W上，其翘 曲量较理想的是50 mm以下。例如，如图20中显示300 mm径长的半导体晶片1W的 厚度与半导体晶片1W的翘曲量之间的关系，当再配线57的占有率为74.3%时，可知随 着半导体晶片1W的厚度变薄，半导体晶片1W的翘曲量会增加。此时，半导体晶片1W 的翘曲量为50mm以下的半导体晶片1W的厚度为120 pm。
当考虑半导体装置的小型化时，较理想的是半导体晶片1W (半导体芯片1C)的厚 度更薄，在目前的产品中，半导体晶片1W的厚度的下限为100pm。因此，本实施方式 中，根据以半导体晶片1W的翘曲量为50 mm以下、半导体晶片1W的厚度为100 pm 以下所进行的研讨结果，照射区域ST(半导体芯片1C)内的再配线57的占有率的上限 为60%以下。由此，可稳定地形成背面研磨后的凸块电极60。另外，通过抑制半导体晶 片1W的翘曲量而可容易进行操作。而且，可防止半导体晶片1W的碎屑、裂痕，因此 可降低半导体装置的制造良率。 (实施方式2)
在所述实施方式1中，己对在照射区域的多个芯片区域的全体上形成有由作为内部 电路的引绕配线的本体图案及浮动的虚设图案所构成的再配线的情况进行了说明。本实 施方式中，将对在照射区域的多个芯片区域的一部分上形成有由本体图案及虚设图案所 构成的再配线的情况进行说明。另外，省略与所述实施方式重复的说明。
例如，对于在图11所示的照射区域ST的多个芯片区域(A L)上配置有各种测 试芯片的情况进行说明。在照射区域ST上的某芯片区域(E、 F、 H)上形成有需要 WPP技术的测试芯片，但在其它的芯片区域(A、 B、 C、 G、 I、 J、 K、 L)上形成有 无需WPP技术的测试芯片。即，在照射区域ST上，混合存在有需要WPP技术的半导 体芯片及无需WPP技术的半导体芯片。
WPP技术是在晶片级别下得以施工，因此在本实施方式中，为了满足所述实施方式 1中说明的照射区域内的再配线的占有率的必要条件，对于需要WPP技术的测试芯片毫 无疑问，且在无需WPP技术的测试芯片上也配置虚设图案。
图21中显示有本实施方式的照射区域ST的芯片区域E及芯片区域A各自的主要部分。图21的芯片区域E是与图2所示的区域相对应。g卩，所述实施方式l中所示的 半导体芯片1C例如是在图21的芯片区域E上作为测试芯片而形成。因此，作为芯片区 域E的半导体芯片1C的剖面，可参照图3。
另一方面，图22中显示有芯片区域A的半导体芯片的剖面。本来，因为无需WPP 技术，所以当在芯片区域A的半导体芯片上以与图5所示的晶片步骤(S200)同样的方 式而形成时，只要形成包含半导体元件(S220)、第3层配线39、第4层配线40及第5 层配线的多层配线(S230)、作为无机类绝缘膜的氧化硅膜45及氮化硅膜46 (S240)、 作为有机类绝缘膜的聚酰亚胺树脂膜49 (S250)即可。但是，本实施方式中，为满足所 述实施方式1中说明的照射区域ST内的再配线的占有率的必要条件，在芯片区域A上 配置由再配线57所构成的虚设图案4。此虚设图案4可与所述实施方式的虚设图案3以 同样的方式形成。
而且，作为虚设图案4，与本体图案2的焊盘电极2a相对应而配置虚设焊盘电极 4a。在本实施方式中，如图22所示，在此虚设焊盘电极4a上也形成凸块电极60。在凸 块电极形成步骤(S350)中，为了提高施工稳定性(焊锡濡湿性)，较理想的是在虚设 图案4上也与需要WPP技术的测试芯片相同程度地形成凸块电极60。
如此，在无需WPP技术的芯片区域上也设有虚设图案4，由此可减少以电镀法所形 成的再配线57的疏密差异，防止产生需要WPP技术的芯片区域的本体图案2的外观异 常。
以上，根据实施方式，对于本发明者所研制的发明进行了具体的说明，但本发明并 不限定于所述实施方式，当然在不脱离其要旨的范围内可进行种种变更。
例如，在所述实施方式中，对应用于具有WPP技术的再配线的半导体装置的情况 进行了说明，但也可应用于将电镀配线用作半导体元件的配线的半导体装置。
本发明对于半导体装置、特别对于具有WPP技术的再配线的半导体装置是有效， 尤其被广泛利用于CSP构造的半导体装置的制造业中。
权利要求
1. 一种半导体装置，其特征在于包括设置在半导体基板上的多层配线、以覆盖所述多层配线的方式设置在所述半导体基板上的无机类绝缘膜、设置在所述无机类绝缘膜上的第1有机类绝缘膜、设置在所述第1有机类绝缘膜上的再配线、及以覆盖所述再配线的方式设置在所述第1有机类绝缘膜上的第2有机类绝缘膜，所述再配线在所述半导体基板的面内具有彼此电性分离的第1图案及第2图案，在所述多层配线的最上配线的一部分上且在所述无机类绝缘膜及所述第1有机类绝缘膜上所设置的第1开口部中，所述第1图案与所述多层配线电性连接，所述第2图案与所述多层配线电性分离；在所述第1图案的一部分上且在所述第2有机类绝缘膜上所设置的第2开口部中，所述第1图案的一部分露出，所述第1图案与所述第2图案设置成混合存在于所述半导体基板的面内。
2. 根据权利要求1所述的半导体装置，其特征在于.-在所述第1图案的一部分上，设置有与所述第1图案电性连接的凸块电极。
3. 根据权利要求1所述的半导体装置，其特征在于所述半导体基板构成在面内具有第1区域及其周围的第2区域的半导体芯片， 所述第1图案设置在所述第2区域上，所述第2图案设置在所述第1区域及所述第 2区域上。
4. 、根据权利要求l所述的半导体装置，其特征在于所述第2图案的平面形状为圆形状或者所有的角为钝角的多角形状。
5. 根据权利要求1所述的半导体装置，其特征在于.-所述第2图案的加工尺寸为所述第1图案的加工尺寸以下。
6. 根据权利要求1所述的半导体装置，其特征在于所述再配线在所述半导体基板的面内的占有率为35%以上。
7. 根据权利要求1所述的半导体装置，其特征在于所述再配线在所述半导体基板的面内的占有率为60%以下。
8. —种半导体装置的制造方法，其特征在于包括以下步骤(a) 在半导体基板上形成多层配线之后，以覆盖所述多层配线的方式在所述 半导体基板上形成第1绝缘膜；(b) 在所述第1绝缘膜上形成第2绝缘膜；(c) 在所述多层配线的最上配线的一部分上的所述第1绝缘膜及所述第2绝 缘膜上，形成使所述最上配线的一部分露出的第1开口部；(d) 使用电解电镀法，以埋入到所述第1开口部的内部的方式在所述第2绝 缘膜上形成构成第1图案的再配线，并且以与所述第1图案电性分离的方式在所述 第2绝缘膜上形成构成第2图案的所述再配线；及(e) 在以覆盖所述再配线的方式在所述半导体基板上形成第3绝缘膜之后， 将在所述第1图案的一部分上而使所述第1图案的一部分露出的第2开口部形成在 所述第3绝缘膜上；在所述步骤(d)中，以使所述第1图案及所述第2图案混合存在于所述半导 体基板的面内的方式而形成所述再配线。
9. 根据权利要求8所述的半导体装置的制造方法，其特征在于进一步包括以下步骤-(f) 在所述步骤(d)之前，利用使用有计算机的自动设计，将所述第l图案 及所述第2图案在所述半导体基板的面内进行定位，所述步骤(f)包括以下步骤 (fl)在所述半导体基板的面内形成配置有所述第1图案的第1处理图案； (f2)在所述半导体基板的整个面上形成配置有所述第2图案的第2处理图案； (f3)将所述第l处理图案及所述第2处理图案加以合成；及 (f4)在所述步骤(f3)之后，计算与所述第1图案相距有固定间隔内的所述 第2图案，并将其删除。
10. —种半导体装置的制造方法，其特征在于包括以下步骤(a) 准备具有由第1芯片区域及第2芯片区域所构成的照射区域的半导体晶片；(b) 在所述半导体晶片上形成多层配线之后，以覆盖所述多层配线的方式在 所述半导体晶片上形成第1绝缘膜；(c) 在所述第1绝缘膜上形成第2绝缘膜；(d) 在所述第1芯片区域中，在所述多层配线的最上配线的一部分上的所述 第1绝缘膜及所述第2绝缘膜上，形成使所述最上配线的一部分露出的第1开口部；(e) 使用电镀法，在所述第1芯片区域中，以埋入到所述第1开口部的内部 的方式在所述第2绝缘膜上形成构成第1图案的再配线，并且以与所述第1图案电 性分离的方式在所述第2绝缘膜上形成构成第2图案的所述再配线及(f) 在以覆盖所述再配线的方式于所述半导体基板上形成第3绝缘膜之后， 将在所述第1图案的一部分上而使所述第1图案的一部分露出的第2开口部形成在 所述第3绝缘膜上；在所述步骤(e)中，在所述第1芯片区域中，以使所述第1图案及所述第2 图案混合存在于所述半导体基板的面内的方式而形成所述再配线，并且在所述第2 芯片区域中，形成构成第3图案的所述再配线，所述第3图案与所述第1图案电性 分离。
全文摘要
本发明可使具有WPP技术的再配线的半导体装置的可靠性提高。再配线在半导体基板1S的面内具有彼此电性分离的本体图案2及虚设图案3。将与多层配线电性连接的本体图案2及浮动的虚设图案3设置成混合存在于半导体基板1S的面内。半导体基板1S的面内的本体图案2及虚设图案3合在一起的占有率，即再配线的占有率为35％以上且60％以下。
文档编号H01L23/482GK101510536SQ20081018657
公开日2009年8月19日 申请日期2008年12月25日 优先权日2008年2月14日
发明者南正隆, 小出优树 申请人:株式会社瑞萨科技