专利名称：无外引脚的半导体封装体及其堆迭构造的制作方法
技术领域：
本发明是有关于一种无外引脚的半导体封装体及其堆迭构造，特别是有关于一种 用以构成封装体上堆叠封装体(POP)的四方扁平无外引脚(QFN)封装构造及其堆迭构造。
背景技术：
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型 式的封装构造，其中各种不同的系统封装(system in package, SIP)设计概念常用于架 构高密度封装构造。 一般而言，系统封装可分为多芯片模块(multi chip module, MCM)、 封装体上堆叠封装体(package on package, POP)及封装体内堆叠封装体(package in package,PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后， 再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆迭芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造 是指先完成一具有基板的第一封装体，接着再于第一封装体的封装胶体上表面堆迭另一完 整的第二封装体，第二封装体会透过适当的转接元件(例如锡球)电性连接至第一封装体 的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则 是更进一步利用另一封装胶体将第二封装体、转接元件及第一封装体的原封装胶体等一起 包埋固定在第一封装体的基板上，因而成为一复合封装构造。 上述多芯片模块(multi chip module, MCM)都是以基板为基础来架构出高密度 封装构造。除此之外，请参照图1A及IB所示，亦存在一种四方扁平无引脚封装构造(quad flat no-lead package, QFN)，其属于一种小型化的封装构造，其中图IA所示的是一种具有 单组接点的单芯片四方扁平无引脚封装构造，其具有体积小型化的优点；以及，图IB所示 的是一种具有多组接点的单芯片四方扁平无引脚封装构造，其进一步具有提高接点布局密 度的优点，故可以提供相似于上述系统封装所达到的高密度封装效果。
请参照图1A及IB所示，具有单组或多组接点的单芯片四方扁平无引脚封装构造 主要包含一导线架(leadframe)ll、一芯片12、数条导线13及一封装胶体14。所述导线架 11包含一芯片承座111及数个接点112，其中所述数个接点112以单组或多组方式环绕排 列在所述芯片承座111的周围。所述芯片12设置于所述芯片承座111上，且所述芯片12 利用所述数条导线13分别电性连接到所述数个接点112上。所述封装胶体14用以包埋保 护所述芯片12、导线13及所述导线架11的一部分表面，仅在所述封装胶体14的下表面裸 露出所述芯片承座111及所述数个接点112的下表面。因此，所述数个接点112的下表面 通过适当处理后，即可做为四方扁平无引脚封装构造的输入/输出端子。
虽然图1B所示的单芯片四方扁平无引脚封装构造因具有多组接点112而有利于 达到高接脚密度封装目的，但是当所述接点112的组数(亦即排数)大于4组或更多时，将 使得所述导线13的打线(wire bonding)程序变得复杂及困难，也就是存在所述导线13过 长、单一导线13所需的弯折点变多以及所述导线13之间的交错排列复杂等技术问题，而使 得耗量成本及设计困难度提高。同时，在进行所述封装胶体14的封胶(molding)程序时，
4流动的封装材料将容易推动过长的导线13，造成相邻的所述导线13互相接触导致短路，因 而提高不良品的问题。 故，有必要提供一种无外引脚的半导体封装体及其堆迭构造，以解决现有四方扁 平无引脚(QFN)封装技术应用在多芯片模块领域时所存在的高密度封装问题。
发明内容
本发明的主要目的在于提供一种无外引脚的半导体封装体及其堆迭构造，其是以 四方扁平无引脚(QFN)封装构造的导线架为基础架构出封装体上堆叠封装体(POP)的全新 多芯片模块构造，进而扩大四方扁平无引脚(QFN)封装构造的应用范围及符合高密度封装 的需求。 本发明的次要目的在于提供一种无外引脚的半导体封装体及其堆迭构造，其是在 导线架上放置至少一芯片，并封胶形成一第一封装体。所述第一封装体裸露数个接点的二 端，以便利用所述接点的其中一端堆迭连接至少一第二封装体且所述芯片可选自打线型 (wire bonding)芯片或倒装型芯片(flipchip， FC)，因而增加高密度封装的设计裕度及提 升高密度封装的良品率(yield)。 为达成本发明的前述目的，本发明提供一种无外引脚的半导体封装体，其特征在 于所述无外引脚的半导体封装体包括一导线架、至少一芯片、数个电性连接元件及一封 装胶体。所述导线架具有至少一组第一接点及至少一组第二接点。所述芯片利用所述电性 连接元件电性连接所述第一接点的一第一端。所述封装胶体包埋所述芯片、所述电性连接 元件、所述第一接点及所述第二接点，其中所述第二接点的一第一端裸露于所述封装胶体 的一第一表面，所述第一接点的一第二端及所述第二接点的一第二端裸露于所述封装胶体 的一第二表面。
在本发明的一实施例中，所述导线架另包含一芯片承座，以承载所述芯片。
在本发明的一实施例中，所述电性连接元件选自导线或凸块。 在本发明的一实施例中，所述第一接点的第一端及/或第二端具有至少一层的助 焊层。 在本发明的一实施例中，所述第二接点的第一端及/或第二端具有至少一层的助 焊层。 在本发明的一实施例中，所述助焊层选自镍、金、锡、银、有机保焊剂(organic solderability preservatives, 0SP)或其复合层。 再者，本发明提供一种无外引脚的半导体封装体的堆迭构造，其特征在于所述无 外引脚的半导体封装体的堆迭构造包括一第一封装体及一第二封装体。所述第一封装体 包含一导线架、至少一芯片、数个电性连接元件及一封装胶体。所述导线架具有至少一组第 一接点及至少一组第二接点。所述芯片利用所述电性连接元件电性连接所述第一接点的一 第一端。所述封装胶体包埋所述芯片、所述电性连接元件、所述第一接点及所述第二接点， 其中所述第二接点的一第一端裸露于所述封装胶体的一第一表面，所述第一接点的一第二 端及所述第二接点的一第二端裸露于所述封装胶体的一第二表面。所述第二封装体利用数 个转接元件，所述转接元件用以电性连接在所述第二接点的第一端。 另外，本发明提供另一种无外引脚的半导体封装体的堆迭构造，其特征在于所述无外引脚的半导体封装体的堆迭构造包括一第一封装体及一第二封装体。所述第一封装 体包含一导线架、至少一芯片、数个电性连接元件及一封装胶体。所述导线架具有至少一组 第一接点及至少一组第二接点。所述芯片利用所述电性连接元件电性连接所述第一接点的 一第一端。所述封装胶体包埋所述芯片、所述电性连接元件、所述第一接点及所述第二接 点，其中所述第二接点的一第一端裸露于所述封装胶体的一第一表面，所述第一接点的一 第二端及所述第二接点的一第二端裸露于所述封装胶体的一第二表面。所述第二封装体利 用数个转接元件，所述转接元件用以电性连接在所述第二接点的第二端及所述第一接点的
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在本发明的一实施例中，所述转接元件为锡球。
实施例中，所述导线架另包含一芯片承座，以承载所述芯片。 实施例中，所述电性连接元件选自导线或凸块。
实施例中，所述第一接点的第一端及/或第二端具有至少一层的助
在本发明的-在本发明的-在本发明的- 在本发明的一实施例中，所述第二接点的第一端及/或第二端具有至少一层的助
在本发明的一实施例中，所述助焊层选自镍、金、锡、银、有机保焊剂(0SP)或其复
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图1A及1B是现有具有单组或多组接点的单芯片四方扁平无引脚封装构造的示意 图。 图2A、2B、2C及2D是本发明第一实施例的无外引脚的半导体封装体及其堆迭构造 的制造流程示意图。 图3是本发明第二实施例的无外引脚的半导体封装体及其堆迭构造的示意图。
图4是本发明第三实施例的无外引脚的半导体封装体及其堆迭构造的示意图。
图5是本发明第四实施例的无外引脚的半导体封装体及其堆迭构造的示意图。
图6是本发明第五实施例的无外引脚的半导体封装体及其堆迭构造的示意图。
具体实施方式
本实施例将会结合图示对本发明作详细介绍。下列各实施例的说明是参考附加 的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、 「下」、「前」、「后」、「左」或「右」等，仅是参考附加图式的方向。因此，使用的方向用语是用 来辅助说明相关构造，而非用来限制本发明。 请参照图2A、2B、2C、2D及2E所示，其揭示本发明第一实施例的无外引脚的半导体
封装体及其堆迭构造的制造流程示意图，其是用以举例说明本发明第一实施例的无外引脚
的半导体封装体及其堆迭构造的可能制造方法，但本发明的无外引脚的半导体封装体及其
堆迭构造仍可能由其他制造方法加以制备，并不限于此，于此合先叙明。 请参照图2A所示，本发明第一实施例的无外引脚的半导体封装体及其堆迭构造
的制造方法第一步骤为准备一金属板2，并加工所述金属板2，以形成至少一组第一接点21、至少一组第二接点22及一芯片承座23。在本步骤中，所述金属板2优选为由铜、镍、铝、 等效金属或其合金制成的板体，本发明可在同一金属板2上同步形成数个无外引脚的半导 体封装体。本发明可利用现有光刻胶程序在所述金属板2的上表面形成一图案化的光刻胶 (未绘示)，再利用适当蚀刻液蚀刻加工所述金属板2，以蚀刻形成数个沟槽(未标示)用以 区隔及定义所述第一接点21、所述第二接点22及所述芯片承座23。也就是，本发明可以通 过实施数次不同的图案化光刻胶程序，以逐一定义出所述第一接点21、所述第二接点22及 所述芯片承座23的不同高度。或者，本发明亦可通过锻压(forging)或铸造(casting)的 方式定义出所述第一接点21、所述第二接点22及所述芯片承座23的不同高度。在本实施 例中，所述第一接点21的高度小于所述第二接点22的高度，但所述第一接点21的高度优 选大于所述芯片承座23的高度。所述第一接点21的组数为1组，但不限于此。所述第二 接点22的组数为1或2组，但不限于此。所述第一接点21及第二接点22凸设形成在所述 金属板2上，所述第一接点21围绕排列在所述芯片承座23的周围，及所述第二接点22围 绕排列在所述第一接点21的周围。另外，在某些产品中，所述金属板2可省略设置所述芯 片承座23，仅是预留一上表面沟槽空间(未绘示)做为一芯片放置区。
请再参照图2B所示，本发明第一实施例的无外引脚的半导体封装体及其堆迭构 造的制造方法第二步骤为将至少一芯片3放置在所述金属板2上，并利用数个电性连接元 件4电性连接所述第一接点21的一第一端211 (亦即顶端)。在本步骤中，若所述金属板2 设有所述芯片承座23，则将所述芯片3通过液态黏胶或固态胶带(未标示)放置在所述芯 片承座23上；若所述金属板2未设所述芯片承座23，则将所述芯片3利用类似方法放置在 所述第一接点21之间形成的沟槽空间(未绘示，亦即芯片放置区)的金属板2上。在本实 施例中，所述电性连接元件4选自导线，例如金线或铜线等。所述第一接点21的第一端211 的高度优选等于所述芯片3的有源表面(未标示)的高度。所述电性连接元件4连接在所 述芯片3的有源表面的数个焊垫(未绘示)及所述第一接点21的第一端211之间。在电 性连接后，所述电性连接元件4的最大高度必需控制为不大于所述第二接点22的高度。
请再参照图2B所示，本发明第一实施例的无外引脚的半导体封装体及其堆迭构 造的制造方法第三步骤为利用一封装胶体5包埋所述芯片3、所述电性连接元件4、所述第 一接点21及所述第二接点22。在本步骤中，所述封装胶体5可选自以环氧树脂为基础的胶 材或其他等效填充材料。在完成封胶程序后，所述第一接点21的第一端211被所述封装胶 体5所包埋，及所述第二接点22的一第一端221 (亦即顶端)亦暂时被所述封装胶体5所 包埋。在整体半成品封装构造的下表面，则是裸露出所述金属板2。 请参照图2C所示，本发明第一实施例的无外引脚的半导体封装体及其堆迭构造 的制造方法第四步骤为去除所述金属板2的多余部分，以裸露所述第一接点21的一第二 端212(亦即底端)及所述第二接点22的一第二端222(亦即底端)；并去除所述第一封装 胶体5的多余部分，以裸露所述第二接点22的第一端221。在本步骤中，所述金属板2及所 述封装胶体5的处理步骤顺序是可以选择性互换。本发明可通过机械研磨或化学蚀刻的方 式去除所述金属板2的多余部分，亦即未定义成所述第一接点21、所述第二接点22及所述 芯片承座23的金属板2部分。另外，本发明可通过机械研磨的方式去除所述封装胶体5的 多余部分，亦即覆盖在所述第二接点22的第一端221上的封装胶体5部分。在去除所述金 属板2的多余部分后，可以定义出所述第一接点21的第二端212及所述第二接点22的第
7二端222，并电性分离所述第一接点21、所述第二接点22及所述芯片承座23，并由所述第一 接点21、所述第二接点22及所述芯片承座23共同定义形成一导线架20。在去除所述封装 胶体5的多余部分后，则可裸露所述第二接点22的第一端221。此外，若是利用化学蚀刻去 除所述金属板2的多余部分，则所述第一接点21的第二端212及所述第二接点22的第二 端222可能轻微凸出于所述封装胶体5的底表面。 请参照图2C所示，在完成第四步骤后，本发明亦可选择在所述第一接点21的第二 端212与所述第二接点22的第一端221及第二端222进一步形成至少一层的助焊层24，所 述助焊层24可选自镍、金、锡、银、有机保焊剂(organic solderability preservatives, 0SP)或其复合层，例如选自电镀镍层、电镀金层、无电镀镍化金层(electroless Ni/Au)、浸 镀银(immersion silver)、浸镀锡(immersion tin)、有机保焊剂或其复合层等，但并不限 于此。接着，若一开始是在同一金属板2上定义出数个导线架20，则需要切割上述半成品封 装构造，以分离成数个无外引脚的半导体封装体(以下称为第一封装体200)。在切割时，可 通过机械刀具、激光(laser)或高压水刀等方式切割所述封装胶体5，以分离成数个第一封 装体200。因此，本发明即可一次同时制造完成数个所述第一封装体200，以供后续堆迭结 合其他相同或不同类型的封装体(如第五步骤所述)。在本实施例中，本发明的第一封装体 200包含一导线架20、至少一芯片3、数个电性连接元件4及一封装胶体5。所述导线架20 具有至少一组第一接点21及至少一组第二接点22。所述芯片3利用所述电性连接元件4 电性连接所述第一接点21的一第一端211。所述封装胶体5包埋所述芯片3、所述电性连 接元件4、所述第一接点21及所述第二接点22，其中所述第二接点22的一第一端211裸露 于所述封装胶体5的一第一表面(亦即顶面)，所述第一接点的一第二端及所述第二接点的 一第二端裸露于所述封装胶体的一第二表面(亦即底面)。通过上述架构，所述芯片3可利 用所述第一接点21的第二端212做为输入/输出端，以便电性连接一外部电子元件(未绘 示)，例如主机板等。 请参照图2D所示，本发明第一实施例的无外引脚的半导体封装体及其堆迭构造 的制造方法第五步骤为将至少一第二封装体600利用数个转接元件61电性连接所述第一 封装体200的第二接点22的第一端221。在本步骤中，所述第二封装体600的数量可为单 一个、二个或以上。例如，在本实施例中，本发明的第二封装体600是单一个球形栅格阵列 封装构造(ball gridarray， BGA)，所述第二封装体600具有所述数个转接元件61、一封装 用基板62、至少一芯片63、数个电性连接元件64及一封装胶体65，其中所述至少一芯片63 利用所述数个电性连接元件64电性连接于所述封装用基板62的上表面的数个焊垫(未绘 示)，所述数个电性连接元件64可选自导线(例如金线或铜线)或凸块(例如锡凸块或金 凸块)。在本实施例中，所述至少一芯片63的数量为单一个，但不限于此。所述第二封装 体600是通过本身具备的所述数个转接元件61电性连接所述第一封装体200的第二接点 22的第一端221，因而使所述第二封装体600堆迭在所述第一封装体200上方。在本实施 例中，所述转接元件61为锡球，但依所述第二封装体600的种类不同，所述转接元件61也 会随之变化。再者，除了选自具有基板的封装构造之外，所述第二封装体600也可选自具有 导线架的封装构造，本发明将于下述其他实施例另予举例说明本发明的第二封装体600可 能的实施方式。通过上述架构，所述第一封装体200的芯片3及所述第二封装体600的芯 片63可分别利用所述第一接点21的第二端212及所述第二接点22的第二端222做为输入/输出端，以便电性连接一外部电子元件(未绘示)，例如主机板等。 请参照图3所示，其揭示本发明第二实施例的无外引脚的半导体封装体及其堆迭 构造的示意图。本发明第二实施例大致相同于本发明第一实施例，其沿用相同图号并可由 相似制造方法加以制造，但本发明第二实施例与第一实施例的差异特征在于本发明第二 实施例的第一封装体200的导线架20可省略设置所述芯片承座23 ;所述芯片3的数量为二 个，但亦可为单一个、三个或以上；所述第一接点21具有二组，但亦可为单一组、三组或以 上。再者，至少一第二封装体700是选自四方扁平无引脚(QFN)封装构造，所述第二封装体 700的数量为单一个，但亦可为二个或以上。所述第二封装体700具有数个转接元件71、一 导线架72、至少一芯片73、数个电性连接元件74及一封装胶体75，其中所述数个转接元件 71选自锡球。所述导线架72具有至少一组接点721及一芯片承座722。在本实施例中，所 述芯片73的数量为二个，但亦可为单一个、三个或以上；所述接点721具有二组，但亦可为 单一组、三组或以上。所述数个电性连接元件74可选自导线，例如金线或铜线。所述芯片 73分别通过所述电性连接元件74(导线)电性连接到所述导线架72的接点721，再经由所 述转接元件71电性连接到所述第一封装体200的第二接点22的第一端221。通过上述架 构，所述第一封装体200的芯片3及所述第二封装体700的芯片73可分别利用所述第一接 点21的第二端212及所述第二接点22的第二端222做为输入/输出端，以便电性连接一 外部电子元件(未绘示)，例如主机板等。 请参照图4所示，其揭示本发明第三实施例的无外引脚的半导体封装体及其堆迭 构造的示意图。本发明第三实施例大致相同于本发明第一及二实施例，其沿用相同图号并 可由相似制造方法加以制造，但本发明第三实施例与第一及二实施例的差异特征在于本 发明第三实施例的第一封装体200是呈上下倒置方式设置，以便与至少一第二封装体700 形成电性连接及堆迭。所述第二封装体700同样选自四方扁平无引脚(QFN)封装构造，所 述第二封装体700具有数个转接元件71、一导线架72、至少一芯片73、数个电性连接元件 74及一封装胶体75，其中所述数个转接元件71选自锡球。所述导线架72具有至少一组接 点721及一芯片承座722。在本实施例中，所述接点721具有三组，但不限于此。所述数个 电性连接元件74可选自导线，例如金线或铜线。所述芯片73分别通过所述电性连接元件 74(导线)电性连接到所述导线架72的接点721，再经由所述转接元件71电性连接到所述 第一封装体200的第二接点22的第一端221。再者，所述第一封装体200的芯片3依序通 过所述电性连接元件4、所述第一接点21、所述转接元件71、所述接点721、所述电性连接元 件74、所述芯片73、所述电性连接元件74及所述转接元件71再接回到所述第二接点22。 通过上述架构，所述第一封装体200的芯片3及所述第二封装体700的芯片73可分别利用 所述第二接点22的第二端222做为输入/输出端，以便电性连接一外部电子元件(未绘 示)，例如主机板等。 请参照图5所示，其揭示本发明第四实施例的无外引脚的半导体封装体及其堆迭 构造的示意图。本发明第四实施例大致相同于本发明第二实施例，其沿用相同图号并可由 相似制造方法加以制造，但本发明第四实施例与第二实施例的差异特征在于本发明第四 实施例的第一封装体200的至少一芯片3'是选自倒装型芯片(flip chip, FC)，其中所述 电性连接元件4'选自凸块(bump)，例如锡凸块或金凸块等。所述芯片3'的数量是单一个、 二个或更多，若是二个或更多时，可利用邻接方式排列在所述电性连接元件4'上。此时，所述导线架20省略设置所述芯片承座23。此外，在某些产品中，所述第二封装体700的至少 一芯片73亦可能选自倒装型芯片(未绘示)，其中所述电性连接元件74选自凸块，此时所 述芯片73利用所述电性连接元件74直接设置在所述第二接点22的第一端221上方。通 过上述架构，所述第一封装体200的芯片3'及所述第二封装体700的芯片73可分别利用 所述第一接点21的第二端212及所述第二接点22的第二端222做为输入/输出端，以便 电性连接一外部电子元件(未绘示)，例如主机板等。 请参照图6所示，其揭示本发明第五实施例的无外引脚的半导体封装体及其堆迭 构造的示意图。本发明第五实施例大致相同于本发明第三实施例，其沿用相同图号并可由 相似制造方法加以制造，但本发明第五实施例与第三实施例的差异特征在于本发明第五 实施例的第一封装体200是呈上下倒置方式设置，且所述第一封装体200的至少一芯片3' 是选自倒装型芯片(FC)，其中所述电性连接元件4'选自凸块，例如锡凸块或金凸块等。所 述芯片3'的数量是单一个、二个或更多，若是二个或更多时，可利用邻接方式排列在所述电 性连接元件4'上。此时，所述导线架20省略设置所述芯片承座23。此外，在某些产品中， 所述第二封装体700的至少一芯片73亦可能选自倒装型芯片(未绘示)，其中所述电性连 接元件74选自凸块，此时所述芯片73利用所述电性连接元件74直接设置在所述第二接点 22的第一端221及所述第一接点21的第一端211上方。通过上述架构，所述第一封装体 200的芯片3'及所述第二封装体700的芯片73可分别利用所述第二接点22的第二端222 做为输入/输出端，以便电性连接一外部电子元件(未绘示)，例如主机板等。
如上所述，相较于现有具有多组接点的单芯片四方扁平无引脚封装构造因受到导 线的打线限制，而无法再进一步提高接脚组数，导致不利于提升高接脚密度封装的良品率， 第2至6图之本发明以四方扁平无引脚(QFN)封装构造的导线架20为基础架构出类似于 封装体上堆叠封装体(POP)的全新多芯片模块构造，其确实有利于扩大四方扁平无引脚封 装构造的应用范围及符合高密度封装的需求。再者，本发明是在所述导线架20上放置至少 一芯片3，并封胶形成一第一封装体200。所述第一封装体200裸露数个第二接点22的第 一端221及第二端222，以便利用所述第二接点22的第二端222堆迭连接至少一第二封装 体600或700，且所述芯片3、73可选自打线型芯片或倒装型芯片，因而不但可增加高密度封 装的设计裕度，且亦有利于提升高密度封装的良品率。 本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。 必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神 及范围的修改及均等设置均包括于本发明的范围内。
权利要求
一种无外引脚的半导体封装体，其特征在于所述无外引脚的半导体封装体包括一导线架，具有至少一组第一接点及至少一组第二接点；至少一芯片；数个电性连接元件，电性连接所述至少一芯片及所述第一接点的一第一端；及一封装胶体，包埋所述芯片、所述电性连接元件、所述第一接点及所述第二接点，其中所述第二接点的一第一端裸露于所述封装胶体的一第一表面，所述第一接点的一第二端及所述第二接点的一第二端裸露于所述封装胶体的一第二表面。
2. 如权利要求1所述的无外引脚的半导体封装体，其特征在于所述导线架另包含一芯片承座，以承载所述芯片。
3. 如权利要求1所述的无外引脚的半导体封装体，其特征在于所述电性连接元件选自导线或凸块。
4. 如权利要求1所述的无外引脚的半导体封装体，其特征在于至少一助焊层形成于所述第一接点的第一端或第二端或者所述第二接点的第一端或第二端。
5. —种无外引脚的半导体封装体的堆迭构造，其特征在于所述无外引脚的半导体封装体的堆迭构造包括一第一封装体，包含；一导线架，具有至少一组第一接点及至少一组第二接点；至少一芯片；数个电性连接元件，电性连接所述至少一芯片及所述第一接点的一第一端；及一封装胶体，包埋所述芯片、所述电性连接元件、所述第一接点及所述第二接点，其中所述第二接点的一第一端裸露于所述封装胶体的一第一表面，所述第一接点的一第二端及所述第二接点的一第二端裸露于所述封装胶体的一第二表面；以及一第二封装体，利用数个转接元件电性连接在所述第二接点的第一端。
6. 如权利要求5所述的无外引脚的半导体封装体的堆迭构造，其特征在于所述导线架另包含一芯片承座，以承载所述芯片。
7. 如权利要求5所述的无外引脚的半导体封装体的堆迭构造，其特征在于所述电性连接元件选自导线或凸块；所述转接元件为锡球。
8. —种无外引脚的半导体封装体的堆迭构造，其特征在于所述无外引脚的半导体封装体的堆迭构造包括一第一封装体，包含；一导线架，具有至少一组第一接点及至少一组第二接点；至少一芯片；数个电性连接元件，电性连接所述至少一芯片及所述第一接点的一第一端；及一封装胶体，包埋所述芯片、所述电性连接元件、所述第一接点及所述第二接点，其中所述第二接点的一第一端裸露于所述封装胶体的一第一表面，所述第一接点的一第二端及所述第二接点的一第二端裸露于所述封装胶体的一第二表面；以及一第二封装体，利用数个转接元件电性连接在所述第二接点的第二端及所述第一接点的第二端。
9. 如权利要求8所述的无外引脚的半导体封装体的堆迭构造，其特征在于所述导线架另包含一芯片承座，以承载所述芯片。
10.如权利要求8所述的无外引脚的半导体封装体的堆迭构造，其特征在于所述电性连接元件选自导线或凸块；所述转接元件为锡球。
全文摘要
本发明公开一种无外引脚的半导体封装体及其堆迭构造，其是在一导线架上放置至少一芯片，并进行封胶程序形成一第一封装体。所述第一封装体裸露数个接点的二端，以便利用所述接点的其中一端连接至少一第二封装体，因而实现以四方扁平无引脚(QFN)封装构造的导线架为基础架构出一种封装体上堆叠封装体(POP)的全新多芯片模块构造。
文档编号H01L23/48GK101764127SQ20081020757
公开日2010年6月30日 申请日期2008年12月23日 优先权日2008年12月23日
发明者周若愚, 许宏达 申请人:日月光封装测试(上海)有限公司