专利名称：四方扁平无引脚封装制程的制作方法
技术领域：
本发明是有关于一种芯片封装制程，且特别是有关于一种四方扁平无引脚封装制程。
背景技术：
随着半导体工业的高度发展，电子及半导体装置广泛地被应用于日常生活中，如 娱乐、教育、交通运输及家电用品等方面。电子产品朝向设计复杂、尺寸小、重量轻及人性化 方面发展，以带给使用者更多的方便。在封装结构中，导线架是常用的元件之一且应用于多 种封装产品。以导线架的类型而言，四方扁平封装(Quad Flat Package, QFP)可分为I型 接脚的四方扁平封装(quad flatpackage with"I"lead，QFI) 、J型接脚的四方扁平芯片封 装(quad flat packagewith，， J，， lead, QFJ)及四方扁平无弓l脚(Quad Flat Non-leaded， QFN)封装。四方扁平无引脚封装的导线架的引脚不超出封装结构的边缘，故其具有较小的 体积。此外，四方扁平无引脚封装具有较短的信号传递路径及较快的信号传递速度，因此一 直是低脚位(low pin count)构装型态的主流之一。 —般而言，在四方扁平无引脚封装的制造过程中，会将多个芯片配置于导线架上， 其中导线架包括多个相互连接的引脚组，且各芯片被一引脚组所环绕。各芯片透过打线制 程电性连接于一引脚组。接着，形成用以包覆导线架、芯片及焊线的至少一封装胶体。最 后，透过单体化制程形成多个四方扁平无引脚封装，其中单体化制程包括切割制程(punch process)或锯切制禾呈(sawing process)。
发明内容
本发明提供一种四方扁平无引脚封装制程，其可制造出具有较小厚度的四方扁平 无引脚封装。 本发明提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层 及位于导电层上的一第一图案化焊罩层，其中第一图案化焊罩层及凹槽分别位于导电层的 相对的两侧。移除第一图案化焊罩层暴露出的部分导电层以形成一图案化导电层。在第一 图案化焊罩层上配置多个芯片，以使得第一图案化焊罩层位于芯片及导电层之间。透过多 条焊线将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、第一图案化焊罩层、 芯片及焊线。接着，分割封装胶体及图案化导电层。 在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个第一开口及 多个第二开口被形成于第一图案化焊罩层，且第一开口及第二开口暴露出部分导电层。
在本发明的一实施例中，上述的四方扁平无引脚封装制程，更包括形成位于芯片 及第一图案化焊罩层之间的一粘着层。 在本发明的一实施例中，上述的粘着层为一 B阶粘着层。 在本发明的一实施例中，上述的B阶粘着层预先被形成于芯片的一背面。 在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中在芯片被贴附于案化焊罩层上。
在本发明的一实施例中，上述的第一图案化焊罩层为一B阶层。
在本发明的一实施例中，上述的B阶层的材质为感光材料。 本发明提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层 及位于导电层上的一第一图案化焊罩层，其中第一图案化焊罩层及凹槽分别位于导电层的 相对的两侧。移除第一图案化焊罩层暴露出的部分导电层以形成一图案化导电层。在导电 层上配置多个芯片，以使得第一图案化焊罩层及芯片位于导电层的同一侧。透过多条焊线 将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、第一图案化焊罩层、芯片及 焊线。接着，分割封装胶体及图案化导电层。 在本发明的一实施例中，上述的提供具有凹槽的导电层及第一图案化焊罩层的方 法包括提供具有凹槽的导电层。在导电层上形成一焊罩层。对焊罩层进行图案化以形成第 一图案化焊罩层，其中第一图案化焊罩层暴露出部分导电层。 在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括在移除第一图案
化焊罩层暴露出的部分导电层之前，在导电层的凹槽形成一第二图案化焊罩层。 在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个第一开口、多
个第二开口及多个第三开口被形成于第一图案化焊罩层，且第一开口、第二开口及第三开
口暴露出部分导电层。 在本发明的一实施例中，上述的各第一开口对应于一凹槽。 在本发明的一实施例中，上述的芯片配置于第三开口暴露出的导电层。 在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括形成位于芯片及
导电层之间的一粘着层。 基于上述，本发明的四方扁平无引脚封装制程，其制造出的四方扁平无引脚封装 具有用以强化结构强度的焊罩层，以使得图案化导电层可具有较小的厚度。
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具 体实施方式作详细说明，其中 图1A至图1K为本发明一实施例的四方扁平无引脚封装的制程剖视流程图。 主要元件符号说明 100、 100':四方扁平无引脚封装 110:导电层 110':图案化导电层 110a:芯片座 110b:引脚 112:第二表面 114:第一表面 116:第一焊垫 120 :第二图案化焊罩层 130 :第三图案化焊罩层
132:第一开口134:第二开口136:第三开口140:心片142:有源表面144:背面146:第二焊垫150:粘着层160:焊线170、170':封装胶体R:凹槽
具体实施例方式
图1A至图1K为本发明一实施例的四方扁平无引脚封装的制程剖视流程图。请参 考图1A，提供具有一第一表面114及一第二表面112的导电层IIO，并部分地移除位于预定 区域的导电层110，以在导电层110的第一表面114上形成多个凹槽R。在本实施例中，是 透过半蚀刻(half-etching)制程或冲压(stamping)制程形成凹槽R。
请参考图IB，在导电层110的第一表面114上的凹槽R所在区域形成一第二图案 化焊罩层120，以使凹槽R被第二图案化焊罩层120所填满。接着，请参考图1C，在导电层 110的第二表面112形成具有多个第一开口 132的一第一图案化焊罩层130，其中各第一开 口 132对应于一凹槽R，且第一开132暴露出部分第二表面112。在一较佳实施例中，更可 在导电层110上进行棕化(brown oxidation)处理或黑化(black oxidation)处理，以增 加导电层110的表面粗度，进而提升导电层110与第一图案化焊罩层130之间的结合力。
请参考图1D，透过蚀刻对被第一开口 132暴露出的导电层110进行移除处理，以形 成一图案化导电层110'，其中图案化导电层110'具有多个芯片座110a及多个引脚110b。 请参考图1E，对第一图案化焊罩层130进行图案化以形成多个第二开口 134，其中第二开口 134暴露出部分第二表面112。换言之，形成于部分第二表面112的第一图案化焊罩层130 定义出多个第一焊垫116。 在本实施例中，第一图案化焊罩层130可为一B阶膜(B-staged film)(亦为一焊 罩膜)，且第一开口 132及第二开口 134是在第一图案化焊罩层130被贴附于导电层110之 前或之后被形成。在一可选择的实施例中，可将一液态焊罩涂层涂布在导电层110的第二 表面112上，并将其固化及图案化以形成第一图案化焊罩层130，其中液态焊罩涂层可为一 B阶液态焊罩涂层。在本实施例中，第一图案化焊罩层130例如是一感光B阶膜。
此外，在一较佳实施例中，可透过电镀制程在第一焊垫116上形成一电镀导电层 (未绘示)。电镀导电层可为镍金叠层或其它适用的金属层。值得注意的是，可在于导电层 110上形成第一图案化焊罩层130之前或之后形成电镀导电层。 请参考图1F，将多个芯片140粘着至第一图案化焊罩层130，并接着形成多条焊线 160以电性连接芯片140及图案化导电层110'，其中各芯片140具有一有源表面142、相对 有源表面142的一背面144及配置于有源表面142的多个第二焊垫146。各芯片140透过
6位于芯片140及图案化导电层110'之间的一粘着层150而粘着于第一图案化焊罩层130 上，以使得第一图案化焊罩层130位于图案化导电层110'及各芯片140之间。在一可选择 的实施例中，芯片140可不透过粘着层150而粘着于第一图案化焊罩层130上，其中第一图 案化焊罩层130为形成于引脚110b及芯片座110a上的一B阶层，且第一图案化焊罩层130 在配置芯片140之前未被完全固化。 在本实施例中，焊线160是透过打线制程被形成，以使得各焊线160电性连接于一 第一焊垫116及一第二焊垫146之间。焊线160例如是金线。 在本实施中，粘着层150例如是一 B阶粘着层(B-staged adhesive layer) 。 B阶 粘着层150可为ABLESTIK的8008、8008HT、6200、6201、6202C或HITACHI Chemical CO.， Ltd.提供的SA-200-6、SA-200-10。在本发明的一实施例中，B阶粘着层150是被形成于一 晶片的背面。在切割晶片之后可得到具有位于背面144的粘着层150的多个芯片140。因 此，B阶粘着层150适于大量生产。此外，可透过旋涂、印刷或其它适用的制程以形成B阶 粘着层150。粘着层150系预先被形成于芯片140的背面144。特别的是，可先提供具有阵 列地排列的多个芯片140的一晶片。接着，在芯片140的背面144形成一二阶粘着层，并透 过加热(heating)或紫外线照射(UV irradiation)将其部分固化，以形成B阶粘着层150。 此外，亦可在芯片140被贴附于第一图案化焊罩层130之前，在第一图案化焊罩层130上形 成B阶粘着层150。 在本实施例中，B阶粘着层150是在芯片140被贴附于第一图案化焊罩层130之 后完全固化，或在之后透过后固化(post curing)处理而完全固化，或在被封装胶体170包 覆后完全固化。 请参考图1G，形成包覆图案化导电层110'、第一图案化焊罩层130、第二图案化焊 罩层120、芯片140及焊线160的至少一封装胶体170。封装胶体170的材质例如是环氧树 月旨(印oxy resin)。 请参考图1H，相较于图1G的形成包覆图案化导电层110、第一图案化焊罩层130、 芯片140及焊线160的一封装胶体170，亦可形成包覆图案化导电层110、第一图案化焊罩 层130、芯片140及焊线160的多个封装胶体170'。 请参考图II及图1J，透过单体化制程形成多个四方扁平无引脚封装100(绘示于 图II)或多个四方扁平无引脚封装100'(绘示于图1J)，其中单体化制程包括切割制程或 冲压(punch)制程。 如图II所绘示，本发明的四方扁平无引脚封装100主要包括一图案化导电层 110'、一第一图案化焊罩层130、一第二图案化焊罩层120、一芯片140、多条焊线160及一封 装胶体170。图案化导电层110'具有一第二表面112，其中图案化导电层110'具有一芯片 座110a及环绕芯片座110a的多个引脚110b，且第一图案化焊罩层130配置于图案化导电 层110'的第二表面112，其中第一图案化焊罩层130暴露出部分第二表面112。第二图案化 焊罩层120配置于芯片座110a及引脚110b之间，且不与第一图案化焊罩层130接触。芯 片140配置于第一图案化焊罩层130，其中第一图案化焊罩层130位于图案化导电层110' 及芯片140之间。焊线160电性连接于芯片140及第一图案化焊罩层130暴露出的图案化 导电层110'。封装胶体170包覆图案化导电层110'、第一图案化焊罩层130、第二图案化焊 罩层120、芯片140及焊线160。
请参考图1K，在一可选择的实施例中，可在第一图案化焊罩层130形成多个第三 开口 136，以使各芯片140配置于一第三开口 136且透过粘着层150粘着于被第一图案化焊 罩层130暴露出的第二表面112。在本实施例中，粘着层150例如为一B阶粘着层、一导电 层或一非导电层。 综上所述，相较于传统的四方扁平无引脚封装制程，本发明的四方扁平无引脚封 装制程制造出的四方扁平无引脚封装，其具有用以强化结构强度的焊罩层，以使图案化导 电层可具有较小的厚度。此外，四方扁平无引脚封装具有较小的整体厚度及较低的制造成 本，以使产能(throughput)获得提升。 虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技 术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范 围当以权利要求书所界定的为准。
权利要求
一种四方扁平无引脚封装制程，包括提供具有多个凹槽的一导电层及位于该导电层上的一第一图案化焊罩层，其中该第一图案化焊罩层及该些凹槽分别位于该导电层的相对的两侧；移除该第一图案化焊罩层暴露出的部分该导电层以形成一图案化导电层；在该第一图案化焊罩层上配置多个芯片，以使得该第一图案化焊罩层位于该些芯片及该导电层之间；透过多条焊线将该些芯片电性连接于该导电层；形成至少一封装胶体以包覆该导电层、该第一图案化焊罩层、该些芯片及该些焊线；以及分割该封装胶体及该图案化导电层。
2. 如权利要求1所述的四方扁平无引脚封装制程，其特征在于，提供具有该些凹槽的 该导电层及该第一图案化焊罩层的方法包括提供具有该些凹槽的该导电层； 在该导电层上形成一焊罩层；以及图案化该焊罩层以形成该第一图案化焊罩层，其中该第一图案化焊罩层暴露出部分该 导电层。
3. 如权利要求1所述的四方扁平无引脚封装制程，其特征在于，更包括在移除该第一 图案化焊罩层暴露出的部分该导电层之前，在该导电层的该些凹槽形成一第二图案化焊罩 层。
4. 如权利要求l所述的四方扁平无引脚封装制程，其特征在于，多个第一开口及多个 第二开口被形成于该第一图案化焊罩层，且该些第一开口及该些第二开口暴露出部分该导 电层。
5. 如权利要求4所述的四方扁平无引脚封装制程，其特征在于，各该第一开口对应于一该凹槽。
6. 如权利要求1所述的四方扁平无引脚封装制程，其特征在于，更包括形成位于该些 芯片及该第一图案化焊罩层之间的一粘着层。
7. 如权利要求6所述的四方扁平无引脚封装制程，其特征在于，该粘着层为一B阶粘着层。
8. 如权利要求7所述的四方扁平无引脚封装制程，其特征在于，该B阶粘着层预先被形 成于该芯片的一背面。
9. 如权利要求7所述的四方扁平无引脚封装制程，其特征在于，在该些芯片被贴附于 该第一图案化焊罩层之前，该B阶粘着层被形成于该第一图案化焊罩层上。
10. 如权利要求1所述的四方扁平无引脚封装制程，其特征在于，该第一图案化焊罩层 为一B阶层。
11. 如权利要求10所述的四方扁平无引脚封装制程，其特征在于，该B阶层的材质为感 光材料。
12. —种四方扁平无引脚封装制程，包括提供具有多个凹槽的一导电层及位于该导电层上的一第一图案化焊罩层，其中该第一 图案化焊罩层及该些凹槽分别位于该导电层的相对的两侧；移除该第一图案化焊罩层暴露出的部分该导电层以形成一图案化导电层； 在该导电层上配置多个芯片，以使得该第一图案化焊罩层及该些芯片位于该导电层的透过多条焊线将该些芯片电性连接于该导电层；形成至少一封装胶体以包覆该导电层、该第一图案化焊罩层、该些芯片及该些焊线；以及分割该封装胶体及该图案化导电层。
13. 如权利要求12所述的四方扁平无引脚封装制程，其特征在于，提供具有该些凹槽 的该导电层及该第一图案化焊罩层的方法包括提供具有该些凹槽的该导电层； 在该导电层上形成一焊罩层；以及图案化该焊罩层以形成该第一图案化焊罩层，其中该第一图案化焊罩层暴露出部分该 导电层。
14. 如权利要求12所述的四方扁平无引脚封装制程，其特征在于，更包括在移除该第 一图案化焊罩层暴露出的部分该导电层之前，在该导电层的该些凹槽形成一第二图案化焊罩层。
15. 如权利要求12所述的四方扁平无引脚封装制程，其特征在于，多个第一开口、多个 第二开口及多个第三开口被形成于该第一图案化焊罩层，且该些第一开口 、该些第二开口 及该些第三开口暴露出部分该导电层。
16. 如权利要求15所述的四方扁平无引脚封装制程，其特征在于，各该第一开口对应 于一该凹槽。
17. 如权利要求15所述的四方扁平无引脚封装制程，其特征在于，该些芯片配置于该 些第三开口暴露出的该导电层。
18. 如权利要求12所述的四方扁平无引脚封装制程，其特征在于，更包括形成位于该 些芯片及该导电层之间的一粘着层。
全文摘要
本发明揭示一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层及位于导电层上的一第一图案化焊罩层，其中第一图案化焊罩层及凹槽分别位于导电层的相对的两侧。移除第一图案化焊罩层暴露出的部分导电层以形成一图案化导电层。在第一图案化焊罩层上配置多个芯片，以使得第一图案化焊罩层位于芯片及导电层之间。透过多条焊线将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、第一图案化焊罩层、芯片及焊线。接着，分割封装胶体及图案化导电层。
文档编号H01L21/60GK101764072SQ20091000408
公开日2010年6月30日 申请日期2009年2月9日 优先权日2008年11月13日
发明者林峻莹, 沈更新 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司