专利名称：半导体封装件、其制造方法及重布芯片封装体的制造方法
技术领域：
本发明是有关于一种半导体封装件、其制造方法及重布芯片封装体的制造方法， 且特别是有关于一种具有对位结构的半导体封装件、其制造方法及重布芯片封装体的制造 方法。
背景技术：
近年来电子装置蓬勃的应用于日常生活中，业界无不致力发展微型且多功能的电 子产品，以符合市场需求。有别于传统以单一芯片为加工标的的封装技术，重布芯片的封胶体级封 ^ (Chip-redistribution Encapsulant Level Package)是以整片重布芯片豸月交体 (Chip-redistribution Encapsulant)作为封装处理的对象。换言之，相较于传统的单一芯 片封装，重布芯片封胶体级封装是在尚未将个别的晶粒分离之前就对重布芯片封胶体上的 晶粒进行封装。如此，将简化芯片封装之后段工艺，同时可节省了封装工艺时间及成本。也 就是说，在重布芯片封胶体表面的组件、线路及其相关之前段工艺完成后，即可直接对整片 重布芯片封胶体进行后段工艺，接着再进行重布芯片封胶体切割(saw)的步骤，以形成多 个半导体封装件。因此，重布芯片的封胶体级封装已然成为半导体封装的趋势。在制作重布芯片封胶体时，是将晶圆上的数个芯片切割下来，然后重新布置在一 载板上。该些芯片中包括数个具有电路功能的半导体芯片及至少二对位芯片(alignment die)，对位芯片上具有数个对位标记。在后续的曝光显影工艺中，曝光机台依据重布芯片封 胶体上对位芯片的对位标记将光罩定位于一曝光位置，以进行形成例如是第一介电层、图 案化导电层及第二介电层等结构的曝光工艺。然而，由于载板上的芯片是经过重新排列过，排列后的芯片会产生排列偏差。而光 罩本身也会产生对位偏差，导致制作出来的图案，例如是第一介电层、图案化导电层及第二 介电层的图案产生严重的偏位。请参照图1，其绘示已知的对位芯片的排列偏差示意图。对 位芯片100于重布后产生旋转偏差，导致对位芯片100上的对位标记102与对位芯片104 上的对位标记106产生一偏差角度A。在后续的曝光工艺中，曝光机台依据已偏差的对位标 记102’及对位标记106’来定位光罩，导致定位后的光罩也对应地产生旋转偏差，因此使制 作出的图案发生严重偏位。因此，如何提升光罩与载体上芯片的对位精度，以符合在半导体封装件的尺寸日 益缩小的趋势，实为本产业努力目标。
发明内容
本发明是有关于一种半导体封装件、其制造方法及重布芯片封装体的制造方法。 对位标记形成于芯片，例如是对位芯片或半导体芯片的几何中心，使对位标记之间的相对 位置不易受到重布后的芯片旋转偏差的影响。如此，使后续曝光工艺的光罩与对位标记准 确地对位，提升所形成的结构图案的尺寸精密度。
根据本发明的第一方面，提出一种半导体封装件。半导体封装件包括一半导体芯 片、一封胶、一第一介电层、一图案化导电层及一第二介电层。半导体芯片包括一接垫并具 有一主动表面及一对位标记，对位标记位于半导体芯片的主动表面的几何中心。封胶包覆 半导体芯片的侧面，以暴露出主动表面。第一介电层形成于封胶及主动表面的上方，第一介 电层具有一第一开孔，第一开孔暴露出接垫。图案化导电层形成于接垫的一部份及第一介 电层。第二介电层形成于图案化导电层的一部份。根据本发明的第二方面，提出一种半导体封装件的制造方法。制造方法包括以下 步骤提供一具有一黏贴层的载板；重布数个半导体芯片于黏贴层上，半导体芯片包括一 设有一接垫的主动表面，主动表面面向黏贴层，该些半导体芯片中至少二者具有一对位标 记，对位标记位于对应的主动表面的几何中心；以一封胶，包覆半导体芯片的侧面，使封胶 及半导体芯片形成一重布芯片封胶体；移除载板及黏贴层，使重布芯片封胶体露出主动表 面；形成一第一介电层于封胶及主动表面的上方，第一介电层具有数个第一开孔，第一开孔 暴露出接垫；形成一图案化导电层于接垫的一部份及第一介电层；形成一第二介电层于图 案化导电层的一部份，第二介电层具有数个第二开孔，第二开孔暴露出图案化导电层的另 一部份；形成数个焊球于该些第二开孔，以使焊球与图案化导电层电性连接；以及，切割重 布芯片封装体成为数个半导体封装件。根据本发明的第三方面，提出一种重布芯片封胶体的制造方法。制造方法包括以 下步骤提供一具有一黏贴层的载板；重布数个半导体芯片于黏贴层上，半导体芯片具有 一主动表面，主动表面面向黏贴层，该些半导体芯片中至少二者具有一对位标记，对位标记 位于对应的主动表面的几何中心；以一封胶，包覆芯片的侧面，使封胶及半导体芯片形成重 布芯片封胶体；以及，移除载板及黏贴层，使重布芯片封胶体露出半导体芯片的主动表面。根据本发明的第四方面，提出一种重布芯片封胶体的制作方法。制造方法包括以 下步骤提供一晶圆，晶圆包括至少二对位芯片及数个半导体芯片，对位芯片具有一对位表 面，半导体芯片包括一接垫并具有一主动表面；于对位表面形成一对位标记，对位标记位于 对应的对位芯片的对位表面的几何中心；提供一具有一黏贴层的载板；重布半导体芯片及 对位芯片于黏贴层上，其中主动表面及对位表面面向黏贴层；以一封胶，包覆对位芯片的侧 面及半导体芯片的侧面，使封胶、对位芯片及半导体芯片形成重布芯片封胶体；以及，移除 载板及黏贴层，使重布芯片封胶体露出半导体芯片的主动表面及对位芯片的对位表面。为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细 说明如下
图1绘示已知的对位芯片的排列偏差示意图。图2A绘示依照本发明第一实施例的半导体封装件的示意图。图2B绘示图2A中往方向Vl观看到的对位标记、第一对位结构及第二对位结构示 意图。图3绘示依照本发明第一实施例的半导体封装件的制造方法流程图。图4A至图41绘示图2A的半导体封装件的制造示意图。图5绘示图4B中半导体芯片的上视图。
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图6绘示依照本发明第二实施例的重布芯片封胶体示意图。图7绘示依照本发明第二实施例的重布芯片封胶体的制造方法。图8A至8D绘示第二实施例的重布芯片封胶体的制造示意图。图9绘示依照本发明第三实施例的半导体封装件示意图。主要组件符号说明100,104'、342:对位芯片102,106'、216 对位标记200、400 半导体封装件202 半导体芯片204 封胶206、406 第一介电层208、408 图案化导电层210:第二介电层212 接垫214 主动表面218 SM220 第一开孔224 保护层226 第二开孔228 焊球230,232,234 侧面236 黏贴层238:载板240、340 重布芯片封装体242,404 第一对位结构244,402 第二对位结构246:凹陷区346:晶圆A 偏差角度B、C、D、E:局部Cl 几何中心Vl 方向
具体实施例方式以下提出较佳实施例作为本发明的说明，然而实施例所提出的内容，仅为举例说 明之用，而绘制的图式为配合说明，并非作为限缩本发明保护范围之用。再者，实施例的图 标亦省略不必要的组件，以利清楚显示本发明的技术特点。第一实施例请参照图2A，其绘示依照本发明第一实施例的半导体封装件的示意图。半导体封
6装件200包括一半导体芯片202、一封胶204、一第一介电层206、一图案化导电层208及一 第二介电层210。其中图案化导电层208例如是重新布线层(Redistribution layer,RDL) 0半导体芯片202包括一保护层224、一接垫212及一对位标记216并具有一主动 表面214。接垫212及对位标记216形成于主动表面214上。保护层224形成于主动表面 214并覆盖对位标记216且具有一暴露出接垫212的保护层开孔(未标示)。其中保护层 224的材质为一透明材质。对位标记216位于半导体芯片202的主动表面214的几何中心。封胶204包覆半 导体芯片202的侧面218，以暴露出主动表面214。第一介电层206形成于封胶204及保护层224上，即主动表面214的上方。第一 介电层206具有一第一开孔220及第一对位结构242，第一开孔220暴露出接垫212。图案化导电层208形成于接垫212的一部份及第一介电层206。图案化导电层208 具有一第二对位结构244。请参照图2B，其绘示图2A中往方向Vl观看到的对位标记、第一对位结构及第二对 位结构示意图。对位标记216的外型为十字型，第一对位结构242及第二对位结构244的 外型及位置可与对位标记216相对应。其中，第一对位结构242可为一凹槽，而第二对位结 构244可围绕于凹槽的开口的周缘。第二介电层210形成于图案化导电层208的一部份。第二介电层210具有数个第 二开孔226，第二开孔226暴露出图案化导电层208的另一部份。半导体封装件200更包括 数个焊球228，焊球228形成于第二开孔226上，以使焊球228与图案化导电层208电性连 接。其中，部份的第二开孔226重叠于封胶204，使焊球228可延伸至与封胶204重叠，以增 加半导体封装件200的输出/输入接点数目。此外，第一介电层206的侧面230、第二介电层210的侧面232及封胶204的侧面
234实质上齐平。请同时参照图3，其绘示依照本发明第一实施例的半导体封装件的制造方法流程 图。请同时参照图4A至图41，其绘示图2A的半导体封装件的制造示意图。于步骤S302中，如图4A所示，提供一具有一黏贴层236的载板238。然后，于步骤S304中，如图4B所示，重布数个半导体芯片202于黏贴层236上。 如图4B中局部B的放大示意图所示，半导体芯片202包括保护层224并具有一设有一接垫 212的主动表面214。主动表面214面向黏贴层236。半导体芯片202原本形成于晶圆(未绘示)上，依据晶圆上的半导体芯片202的 位置，将半导体芯片202切割下来后，重布于载板238上。半导体芯片202中至少二者具有对位标记216，对位标记216位于对应的主动表 面214的几何中心。请参照图5，其绘示图4B中半导体芯片的上视图。为避免图标过于复 杂，图5仅绘示对位标记216。半导体芯片202的主动表面214例如是矩形，对位标记216 位于矩形的几何中心Cl。如此，就算重布后的半导体芯片202旋转，例如是绕着矩形的几何 中心Cl旋转，不致使偏差角度过大而导致后续制作出的图案产生严重偏位。于本实施例中，对位标记216形成于具电路功能的半导体芯片202上而非形成于 不具电路功能的对位芯片上。故，在晶圆制作阶段中可将原本要形成对位芯片的空间，改以 形成半导体芯片202，使本实施例最后所得到的半导体封装件200的数量增多。
虽然图5中的对位标记216以十字型为例作说明，然于其它实施态样中，对位标记 216也可以是其它外型。只要能够让光罩顺利对位的外型即可，对位标记216的外型并不受 本实施例所限制。然后，于步骤S306中，如图4C所示，以一封胶204，包覆半导体芯片202的侧面 218，使封胶204及半导体芯片202形成一重布芯片封胶体240。然后，如图4D所示，于步骤S308中，移除载板238及黏贴层236，使重布芯片封胶 体240露出主动表面214。图4D的主动表面214朝下。然，透过倒置(invert)重布芯片封胶体240的动作， 可使主动表面214朝上，如图4E所示。 然后，于步骤S310中，如图4E所示，形成第一介电层206于封胶204及主动表面 214上方的保护层224。第一介电层206具有数个第一开孔220，第一开孔220暴露出接垫 212。于形成第一介电层206的过程中，同时于第一介电层206形成一第一对位结构 242。第一对位结构242为一凹槽，凹槽的开口范围大于对位标记216的外轮廓，使对位标 记216从凹槽露出。如此，下一道曝光工艺的光罩可依据对位标记216或第一对位结构242 来进行对位。于形成第一介电层206的过程中，为了与对位标记216对位，光罩上的对位图案 (未绘示)的外型及位置与对位标记216相对应。例如，光罩上的对位图案与对位标记216 的外型同为十字型。并且，于第一介电层206形成的过程中，第一介电层206上同时形成对 应于对位图案的第一对位结构242。因此，第一对位结构242的外型及位置分别对应于对位 标记216的外型及位置，如图4E中局部C的放大上视图所示。由于第一对位结构242可为贯穿第一介电层206的凹槽，故可暴露出第一介电层 206下方的结构，例如是保护层224。然后，如图4F所示，于步骤S312中，形成图案化导电层208于接垫212的一部份 及第一介电层206。于本步骤S312中，曝光机台可依据对位标记216或第一对位结构242，将光罩定位 于一曝光位置，以进行形成图案化导电层208的曝光工艺。于形成图案化导电层208的过程中，为了与对位标记216或第一对位结构242对 位，光罩上的对位图案(未绘示)的外型及位置与对位标记216或第一对位结构242相对 应。并且，于图案化导电层208形成的过程中，图案化导电层208上同时形成对应于光罩上 的对位图案的第二对位结构244。因此，第二对位结构244的外型及位置分别对应于对位标 记216的外型及位置，如图4F中局部D的放大上视图所示。然后，于步骤S314中，如图4G所示，形成第二介电层210于图案化导电层208的 一部份。第二介电层210具有数个第二开孔226，第二开孔226暴露出图案化导电层208的 另一部份。至少部份的第二开孔226往外延伸至与封胶204重叠，以提高输出/输入接点 数目。于本步骤S314中，曝光机台可依据对位标记216、第一对位结构242或第二对位结 构244，将光罩定位于一曝光位置，以进行形成第二介电层210的曝光工艺。此外，由于第二介电层210的至少一部份填入呈凹槽的第一对位结构242内，故
8第二介电层210的上表面具有一略微凹陷的凹陷区246，如图4G中局部E的放大示意图所 示。然此非用以限制本发明，当第二介电层210的厚度足够厚时，从外观上可能不会呈现凹 陷外形。然后，于步骤S316中，如图4H所示，形成数个焊球228于第二开孔226，以使焊球 228与图案化导电层208电性连接。然后，于步骤S318，如图41所示，沿着切割路径P，切割形成有第一介电层206及 第二介电层210的重布芯片封装体240，使其成为数个半导体封装件200。切割路径P经过第一介电层206、第二介电层210及封胶204的重叠处，以使切割 后的半导体封装件200中第一介电层206的侧面230、第二介电层210的侧面232及封胶 204的侧面234实质上齐平。第二实施例请参照图6，其绘示依照本发明第二实施例的重布芯片封胶体示意图。于第二实 施例中，与第一实施例相同之处沿用相同标号，在此不再赘述。第二实施例的重布芯片封胶 体340与第一实施例的重布芯片封胶体240不同之处在于，重布芯片封胶体340更包括二 具有对位标记216的对位芯片342，而重布芯片封胶体340上的半导体芯片202可不包含对 位标记216。对位芯片342包括对位标记216，对位标记216位于对应的对位芯片342的对位表 面344的几何中心。如此，就算重布后的对位芯片342旋转，例如是绕着其几何中心旋转， 仍不致使偏差角度过大而导致后续制作出的图案产生严重偏位。以下说明图6所示的重布芯片封胶体340的制造方法。请同时参照图7及图8A 至8D，图7绘示依照本发明第二实施例的重布芯片封胶体的制造方法，图8A至8D绘示第二 实施例的重布芯片封胶体的制造示意图。于步骤S702中，如图8A所示，提供一晶圆346。晶圆包括二对位芯片342及数个 半导体芯片202。然后，于步骤S704中，如图8B所示，于对位芯片342的对位表面344，形成对位标 记216。对位标记216位于对位表面344的几何中心。然后，于步骤S706中，提供如图4A所示的具有黏贴层236的载板238。然后，于步骤S708中，依据晶圆346上半导体芯片202及对位芯片342的位置，切 割晶圆346成为数个半导体芯片202及数个对位芯片342。之后，重布半导体芯片202及对 位芯片342于黏贴层236上，如图8C所示。其中，主动表面214及对位表面344面向黏贴 层 236。然后，于步骤S710中，如图8D所示，以封胶204，包覆对位芯片342的侧面348及 半导体芯片202的侧面350，使封胶204、对位芯片342及半导体芯片202形成重布芯片封 胶体340。然后，移除载板236及黏贴层238，使重布芯片封胶体340露出主动表面214及对 位表面342，如图6所示。图6所示的重布芯片封胶体340的姿态为图8D所示的重布芯片 封胶体340倒置后的姿态。对位标记216可作为后续工艺的光罩对位用，此于第一实施例中揭露的技术内容 中已说明，在此不再赘述。
如上述的第一及第二实施例可知，对位标记216可形成于晶圆346上的对位芯片 342或半导体芯片202上，使对位标记216的设置形式具有多种实施态样，增加工艺的规划 弹性。第三实施例请参照图9，其绘示依照本发明第三实施例的半导体封装件示意图。于第三实施例 中，与第一实施例相同之处沿用相同标号，在此不再赘述。第三实施例的半导体封装件400 与第一实施例的半导体封装件200不同之处在于，半导体封装件400的第一对位结构402 沿着第一介电层406的延伸方向与对位標记216错开，而第二对位结构404沿着图案化导 电层408的延伸方向与对位標记216错开。进一步地说，第一实施例的第一对位结构242及第二对位结构244的外型及位置 可与对位标记216的外型及位置相对应。然，第二实施例的第一对位结构404及第二对位 结构402的位置亦可与对位標记216错开。并且，第一对位结构404及第二对位结构402 的外型亦可不同于对位標记216的外型。详细地说，于形成第一介电层406的过程中，第一对位结构404并非透过光罩上的 对位图案(未绘示)形成，而是透过光罩中其它的光罩图案(未绘示)所形成。故，第一对 位结构404的外型及位置可不对应于对位标记216的外型及位置。于此情况下所形成的第 一对位结构404仍可提供下一道曝光工艺的光罩进行对位用。如此，可增加用以形成第一 对位结构404的光罩的设计弹性。此外，本实施例的第一对位结构404以同时重叠于主动表面214及封胶204为例 作说明。然此非用以限制本发明，于其它实施态样中，第一对位结构404亦可仅重叠于主动 表面214与封胶204的一者。此外，于形成图案化导电层408的过程中，第二对位结构402并非透过光罩上的对 位图案(未绘示)形成，而是透过光罩中其它的光罩图案(未绘示)所形成。故，第二对位 结构402的外型及位置可不对应于对位标记216的外型及位置。于此情况下所形成的第二 对位结构402仍可提供下一道曝光工艺的光罩进行对位用。如此，可增加用以形成第二对 位结构402的光罩的设计弹性。另外，本实施例的第二对位结构402以与封胶204重叠为例作说明。然此非用以 限制本发明，于其它实施态样中，第二对位结构402亦可重叠于主动表面214或同时重叠于 主动表面214及封胶204。第一对位结构404及第二对位结构402的位置及外型是否要与对位标记216相对 应，可视工艺需求而定，本发明不作任何限制。举例来说，在其它实施态样中，第一对位结构 404的位置及外型也可与对位标记216的位置及外型相对应，而第二对位结构402的位置 及外型则不与对位标记216的位置及外型相对应。或者，第一对位结构404的位置及外型 不与对位标记216的位置及外型相对应，而第二对位结构402的位置及外型则与对位标记 216的位置及外型相对应。第一对位结构404的形成步骤相似于第一实施例中的步骤S310，而第二对位结构 402的形成步骤相似于第一实施例中步骤S312，在此不再赘述。本发明上述实施例所揭露的半导体封装件、其制造方法及重布芯片封装体的制造 方法，具有多项优点，列举部份优点说明如下
(1).对位标记形成于芯片，例如是对位芯片或半导体芯片的几何中心，使对位标 记之间的相对位置不易受到重布后的芯片旋转偏差的影响。如此，使后续曝光工艺的光罩 与对位标记准确地对位，提升所形成的结构图案的尺寸精密度。(2).对位标记可形成于具电路功能的半导体芯片上而不形成于不具电路功能的 对位芯片上。故，在晶圆制作阶段中可将原本要形成对位芯片的空间，改以形成半导体芯片 后，使本实施例最后所得到的半导体封装件的数量增多。(3).第一介电层的第一对位结构的位置与外型及图案化导电层的第二对位结构 的位置与外型可与芯片上的对位标记相对应。或者，第一介电层的第一对位结构的位置与 外型及图案化导电层的第二对位结构的位置与外型亦可不与芯片上的对位标记相对应。如 此，可增加形成第一对位结构及第二对位结构的光罩的设计弹性。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发 明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动 与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
一种半导体封装件，至少包括一半导体芯片，包括一接垫及一对位标记并具有一主动表面，该对位标记位于该半导体芯片的该主动表面的几何中心；一封胶，包覆该半导体芯片的侧面，以暴露出该主动表面；一第一介电层，形成于该封胶及该主动表面的上方，该第一介电层具有一第一开孔，该第一开孔暴露出该接垫；一图案化导电层，形成于该接垫的一部份及该第一介电层；以及一第二介电层，形成于该图案化导电层的一部份。
2.如权利要求1所述的半导体封装件，其中该第一介电层具有一第一对位结构，该第 一对位结构的外型及位置分别对应于该对位标记的外型及位置。
3.如权利要求2所述的半导体封装件，其中该第一对位结构为一凹槽，该凹槽的开口 范围大于该对位标记的外轮廓，使该对位标记从该凹槽露出。
4.如权利要求2所述的半导体封装件，其中该第一对位结构为一凹槽，该凹槽贯穿该 第一介电层并裸露出该封胶。
5.如权利要求2所述的半导体封装件，其中该至少一对位结构为一凹槽，该第二介电 层的至少一部份填入该凹槽，该第二介电层具有一凹陷区，该凹陷区位于该第二介电层中 对应于该凹槽的上表面。
6.如权利要求1所述的半导体封装件，其中该第一介电层具有一第一对位结构，该第 一对位结构沿着该第一介电层的延伸方向与该对位标记错开。
7.如权利要求1所述的半导体封装件，其中该图案化导电层具有一第二对位结构，该 第二对位结构沿着该图案化导电层的延伸方向与该对位标记错开。
8.如权利要求1所述的半导体封装件，其中该图案化导电层具有一第二对位结构，该 第二对位结构的外型及位置分别对应于该对位标记的外型及位置。
9.如权利要求8所述的半导体封装件，其中该第一介电层具有一第一对位结构，该第 一对位结构为一凹槽，该凹槽的外型及位置分别对应于该对位标记的外型及位置，且该凹 槽的开口范围大于该对位标记的外轮廓，使该对位标记从该凹槽露出；其中，该第二对位结构围绕于该凹槽的开口的周缘。
10.如权利要求1所述的半导体封装件，其中该半导体芯片更包括一保护层，形成于该芯片的该主动表面上并覆盖该对位标记且具有一暴露出该接垫的 保护层开孔；其中，该保护层的材质为一透明材质且该第一介电层形成于该保护层上。
11.如权利要求10所述的半导体封装件，其中该第一对位结构为一凹槽，其中该凹槽 贯穿该第一介电层并裸露出该保护层。
12.如权利要求1所述的半导体封装件，其中该第二介电层具有数个第二开孔，该些第 二开孔暴露出该图案化导电层的另一部份，该半导体封装件更包括数个焊球，该些焊球形 成于该些第二开孔上，以使该些焊球与该图案化导电层电性连接；其中，至少部份的该些第二开孔重叠于该封胶。
13.一种半导体封装件的制造方法，包括提供一具有一黏贴层的载板；2重布数个半导体芯片于该黏贴层上，各该些半导体芯片分别具有一设有一接垫的主动 表面，各该些主动表面面向该黏贴层，该些半导体芯片中至少二者具有一对位标记，各该些 对位标记位于对应的该主动表面的几何中心；以一封胶，包覆该些半导体芯片的侧面，使该封胶及该些半导体芯片形成一重布芯片 封胶体；移除该载板及该黏贴层，使该重布芯片封胶体露出该些主动表面； 形成一第一介电层于该封胶及该些主动表面的上方，该第一介电层具有数个第一开 孔，该些第一开孔暴露出该些接垫；形成一图案化导电层于该接垫的一部份及该第一介电层；形成一第二介电层于该图案化导电层的一部份，该第二介电层具有数个第二开孔，该 些第二开孔暴露出该图案化导电层的另一部份；形成数个焊球于该些第二开孔，以使该些焊球与该图案化导电层电性连接；以及 切割该重布芯片封装体成为数个半导体封装件。
14.如权利要求13所述的制造方法，其中于形成该第一介电层的该步骤中包括形成一第一对位结构于该第一介电层，该第一对位结构的外型及位置分别对应于该对 位标记的外型及位置。
15.如权利要求14所述的制造方法，其中该第一对位结构为一凹槽，该凹槽的开口范 围大于该对位标记的外轮廓，使该对位标记从该凹槽露出。
16.如权利要求13所述的制造方法，其中于形成该第一介电层的该步骤中包括形成一第一对位结构于该第一介电层，该第一对位结构沿着该第一介电层的延伸方向 与该对位标记错开。
17.如权利要求13所述的制造方法，其中该半导体芯片更包括一保护层，形成于该主动表面并覆盖该对位标记且具有一暴露出该接垫的保护层开孔；其中，该保护层的材质为一透明材质且该第一介电层位于该保护层上。
全文摘要
一种半导体封装件、其制造方法及重布芯片封装体的制造方法。半导体封装件包括一半导体芯片、一封胶、一第一介电层、一图案化导电层及依第二介电层。半导体芯片包括一接垫并具有一主动表面及一对位标记，对位标记位于半导体芯片的主动表面的几何中心。封胶包覆半导体芯片的侧面，以暴露出主动表面。第一介电层形成于封胶及主动表面的上方。图案化导电层形成于第一介电层。第二介电层形成于图案化导电层的一部份。
文档编号H01L23/544GK101964339SQ200910160538
公开日2011年2月2日 申请日期2009年7月23日 优先权日2009年7月23日
发明者杨宏仁, 谢爵安, 黄敏龙 申请人:日月光半导体制造股份有限公司