专利名称：制造非易失性存储器件的方法
技术领域：
本发明涉及半导体集成电路的制造技术，更具体涉及制造具有其中依次堆叠浮置 栅极、电荷阻挡层、和控制栅极的堆叠栅极结构的非易失性存储器件的方法。
背景技术：
众所周知，诸如快闪存储器件的非易失性存储器件的单元晶体管具有堆叠栅极结 构，其中隧道绝缘层、浮置栅极、电荷阻挡层以及控制栅极是依次堆叠在半导体衬底上。当半导体器件的集成单元尺寸变得较小时，单元晶体管的栅极图案的临界尺寸 (CD)也减小，且图案的深宽比增加。图1A到1C是说明在快闪存储器件中形成单元晶体管栅极图案的蚀刻工艺的立体 视图。参照图1A，浮置栅极导电层104形成在衬底102上。第一隧道绝缘层103形成在第 一浮置栅极导电层104与衬底102之间。第一浮置栅极导电层104的顶部及侧面被第一氧 化物-氮化物-氧化物(0N0)层105覆盖，其中第一 0N0层用作电荷阻挡层。第一 0N0层 105包括氧化物层1051、氮化物层1052、以及氧化物层1053。第一控制栅极导电层106形 成在第一浮置栅极导电层104上。一般来说，第一浮置栅极导电层104与第一控制栅极导 电层106由多晶硅形成。在此状态下，实施用于栅极图案化的蚀刻工艺。图1A说明第一控制栅极导电层 106，其被蚀刻直到暴露第一 0N0层105，在此状态下，形成第一蚀刻掩模107。通常，第一蚀 刻掩模107包含原硅酸四乙酯(TE0S)薄膜。图1B说明在蚀刻第一 0N0层105后剩余的第一控制栅极导电层106也被蚀刻的 状态。通过该蚀刻工艺，第一 0N0层成为包括第一蚀刻氧化物图案1051A、第一蚀刻氮化物 图案1052A以及第一蚀刻氧化物图案1053A的第二 0N0层105A。第一控制栅极导电层106 变成侧壁损失的第二控制栅极导电层106A。第一蚀刻掩模107也被部分蚀刻成为第二蚀刻 掩模107A。此外，第一浮置栅极导电层104A变成上部被蚀刻的第二浮置栅极导电层104B。 图1C说明通过蚀刻被第二 0N0层105A所包围的第二浮置栅极导电层104A而形成的最终浮 置栅极图案104B。通过此蚀刻工艺，第二 0N0层105A成为包括第二蚀刻氧化物图案1051B、 第二蚀刻氮化物图案1052B、以及第二蚀刻氧化物图案1053B的第三0N0层105B。第二控 制栅极导电层106A成为下部被蚀刻的第三控制栅极导电层106B。第二蚀刻掩模107A也被 部分蚀刻为第三蚀刻掩模107B。然而，第一控制栅极导电层106的侧壁在随后的蚀刻工艺中损失，其中所述蚀刻 工艺用以蚀刻第一控制栅极导电层106直到暴露第一 0N0层105。因此，形成具有正斜率外 形的栅极图案，并且控制栅极的顶部CD变小，造成片电阻(Rs)的降低。
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图2A到2C为显示传统快闪存储器件的单元晶体管的栅极图像，具体是显示根据 设计规则的栅极图案外形。更具体地，图2A显示依照41nm设计规则的栅极图案外形。TE0S 蚀刻掩模(硬掩模)的CD为41nm，但是控制栅极(CG)P2(Poly 2)的顶部CD为34nm。艮口， 可看出控制栅极(CG)P2的顶部的⑶损失约为7nm。图2B显示依照32nm设计规则的栅极 图案外形。可看出控制栅极(CG)P2的顶部的⑶损失约为lOnm。图2C显示依照24nm设计 规则的栅极图案外形。可看出控制栅极(CG)P2的顶部的CD损失约为llnm。当器件变得愈来愈小时，控制栅极的顶部的CD损失更严重。当器件变得高度集成 时，会增加对于控制栅极的电阻值的顾虑。第一蚀刻掩模通常由TEOS来形成。在蚀刻具有类似蚀刻率的0N0层期间，TEOS 蚀刻掩模的厚度损失变大。因此，第一 TEOS蚀刻掩模107较厚地形成以获得高蚀刻掩蔽能 力。当第一 TE0S蚀刻掩模107较厚地形成时，图案变得较高，造成图案严重呈波浪形。
发明内容
本发明的实施方案提供一种用以防止在非异失性存储器中的单元晶体管在栅极 图案化期间栅极图案的CD损失的方法。本发明的实施方案还提供一种用以制造非易失性存储器件的方法，即使在非异失 性存储器中的单元晶体管在栅极图案化期间蚀刻掩模(硬掩模)形成为相对小的厚度，该 方法仍能够通过确保掩模容限(margin)防止图案的变形。依照本发明的一方面，提供一种制造非易失性存储器件的方法，该方法包括在衬 底上形成用于浮置栅极的第一导电层；在包括第一导电层的所得结构上形成电荷阻挡层以 及用于控制栅极的第二导电层；在第二导电层上形成蚀刻掩模图案；对第二导电层实施第 一蚀刻工艺，直到暴露电荷阻挡层；在通过第一蚀刻工艺暴露的第二导电层的侧壁上形成 钝化层；以及对电荷阻挡层和第一导电层上实施第二蚀刻工艺。依照本发明的另一方面，提供一种制造非易失性存储器件的方法，该方法包括在 衬底上形成用于浮置栅极的第一多晶硅层，其中第一多晶硅层被图案化以沿着纵向延伸； 在包括第一多晶硅层的所得结构上形成电荷阻挡层以及用于控制栅极的第二多晶硅层；在 第二多晶硅层上形成沿着横向延伸的蚀刻掩模图案；对第二多晶硅层实施第一蚀刻工艺， 直到暴露电荷阻挡层；在通过第一蚀刻工艺暴露的第二多晶硅层的侧壁上形成钝化层；以 及对电荷阻挡层、剩余的第二多晶硅层以及第一多晶硅层实施第二蚀刻工艺。依照本发明的另一方面，提供一种制造非易失性存储器件的方法，该方法包括在 浮置栅极上形成电荷阻挡层；在电荷阻挡层上形成用于控制栅极的第二导电层；对第二导 电层实施第一蚀刻工艺，直到暴露电荷阻挡层；在通过第一蚀刻工艺暴露的第二导电层上 形成钝化层；以及对电荷阻挡层、第二导电层和第一导电层实施第二蚀刻工艺，其中通过钝 化层防止在第二蚀刻工艺期间在电荷阻挡层上延伸的第二多晶硅层的侧壁的损失。依照本发明的另一方面，钝化层防止顶部CD因在第二蚀刻工艺中控制栅极的损 失而减小。钝化层可通过沉积工艺而不是氧化工艺来形成，以防止CD损失。第一蚀刻工艺、 形成钝化层的工艺以及第二蚀刻工艺可在相同设备内原位实施，而不用将晶片暴露在大气 中。钝化层可包括由沉积工艺所形成的聚合物薄膜，或者可包括由沉积工艺所形成的氧化 物层(例如，Si02薄膜)。钝化层可沉积在第二导电层(或第二多晶硅层)的侧壁上和在蚀刻掩模图案上。
图1A到1C是说明在快闪存储器件中形成单元晶体管的栅极图案的蚀刻工艺的立 体视图。图2A到2C为显示由传统方法所制造的快闪存储器件的单元晶体管的图像。图3A到3C为说明依照本发明的实施方案形成单元晶体管栅极的方法的立体视 图。图4A及4B为通过依照现有技术的方法以及依照本发明实施方案的方法在相同设 计规则下形成栅极图案时，显示确保控制栅极的较大顶部CD的图案。
具体实施例方式本发明的其它目的以及优点可通过下列说明来了解，并且参照本发明的实施方案 而变得显而易见。参照附图，所图示的层与区域的厚度是示例性的，其可能不精确。当第一层称作在 第二层的”上”或在衬底”上”时，其可能意指第一层是直接形成在第二层或衬底上，或者其 也可能意指第三层可存在于第一层与衬底之间。此外，相同或类似的附图标记代表相同或 相似的组成元件，但是它们可能出现在本发明的不同实施方案或附图中。图3A到3C为说明依照本发明的实施方案形成单元晶体管栅极的方法的立体视 图。参照图3A，用于浮置栅极的第一多晶硅层303被图案化而沿着纵向延伸。衬底为硅衬 底301和隧道绝缘层302形成在第一多晶硅层303与衬底301之间。第一 0N0电荷阻挡层 304与第二多晶硅层305形成在包括用于浮置栅极的第一多晶硅层303的所得结构上。第 一 0N0电荷阻挡层304包括氧化物层3041、氮化物层3042和氧化物层3043。第一 0N0电荷 阻挡层304在用于图案化浮置栅极的第一多晶硅层303的侧壁与顶部上形成为一定厚度， 并且形成第二多晶硅层305以覆盖所得结构。第二多晶硅层305为经第一蚀刻直到暴露第 一 0N0电荷阻挡层304的层。沿着横向延伸的TE0S蚀刻掩模图案306形成在第二多晶硅 层305上。参照图3B，钝化层307形成在通过对第二多晶硅层305的第一蚀刻工艺而暴露的 第二多晶硅层/导电层305的侧壁上。钝化层307通过沉积工艺来形成而相对于第一蚀刻 的第二多晶硅层305的顶部没有⑶损失。即，在钝化层307通过氧化或氮化工艺来形成的 情况下，第二多晶硅层305可能会损失。因此，第二多晶硅层305通过代替氧化或氮化工艺 的沉积工艺来形成。通过沉积工艺所形成的钝化层307可包括聚合物或氧化物，并且可在与实施第一 蚀刻工艺的相同设备中原位(in-situ)形成。钝化层307可通过使用选自SiCl4、SiF4、C0S及S02中的一种气体进行处理而由聚 合物来形成。在第一蚀刻工艺后，钝化层307可通过使用SiCl4及02的混合气体而由氧化物来 形成，或者可通过使用Sici4、02及ch4的混合气体来形成。这种氧化物的形成通过沉积工 艺而非氧化工艺来实现。
通过沉积工艺所形成的钝化层307也沉积在TE0S蚀刻掩模图案306上。参照图3C，最终浮置栅极图案303A通过蚀刻第二电荷阻挡层304A、剩余的第二多 晶硅层305及第一多晶硅层303而形成。第二电荷阻挡层304A包括氧化物图案3041A、氮 化物图案3042A及氧化物图案3043A，其中这些图案是在钝化层307被蚀刻的状态下通过蚀 刻工艺而形成。在此第二蚀刻工艺期间，钝化层307防止第二多晶硅层305的侧壁损失且 起到增强TE0S蚀刻掩模图案306的掩蔽能力的作用。因此，可抑制控制栅极的顶部的CD 损失，并且即使TE0S薄膜薄也可维持蚀刻掩蔽能力。同时，钝化层307可通过第二蚀刻工 艺来蚀刻和移除，或者可通过随后的清洗工艺来移除。第一蚀刻工艺、形成钝化层的工艺以 及第二蚀刻工艺均可在原位实施。图4A及4B为通过依照现有技术的方法以及依照本发明实施方案的方法在相同设 计规则下形成栅极图案时，显示确保控制栅极(poly2)的较大顶部CD的图像。相比较在图 4A(现有技术)与图4B(本发明的实施方案)可看出，本发明实施方案中控制栅极(poly2) 的顶部⑶远大于现有技术。而且，在第二蚀刻工艺后所剩余的TE0S层(蚀刻掩模)也保 留较厚，由此确保掩模容限。图4B为显示其中在第一蚀刻工艺后通过SiCl4、02和CH4的混 合气体形成钝化层的样品的图像。在上述实施方案中，当在用于浮置栅极的第一多晶硅层被图案化而沿着纵向延伸 的状态下用于控制栅极的第二多晶硅层被图案化而沿着横向延伸时，最后图案化第一多晶 硅层。然而，本领域技术人员可以容易理解的是，除了上述结构之外，本发明的技术精神可 应用于其中三层薄膜均被蚀刻并图案化为依次堆叠的浮置栅极、电荷阻挡层及控制栅极的 状态的任何工艺。此外，虽然已在上述实施方案中说明控制栅极及浮置栅极是由多晶硅所形成，但 其它们也可以由除多晶硅以外的其他导电材料来形成。电荷阻挡层也可由除0N0层外的薄 膜来形成，蚀刻掩模也可由除TE0S薄膜外的薄膜来形成。此外，除了第一导电层、电荷阻挡层以及第二导电层的堆叠结构外，本发明也可应 用于其它包括三层薄膜以及诸如在薄膜之间的阻挡层的其它薄膜的堆叠结构。依据本发明的实施方案，当在其中堆叠浮置栅极、电荷阻挡层以及控制栅极的非 异失性存储器中形成单元晶体管的栅极图案时，可抑制浮置栅极的顶部CD损失并可防止 浮置栅极的片电阻(Rs)的降低。因此，可实现单元晶体管在高度集成器件(其单元尺寸变 得较小)内的高速操作与稳定操作。此外，由于蚀刻掩模图案的高度即TE0S薄膜的高度可被相对降低，因此可防止诸 如图案呈波浪形的工艺缺陷。虽然本发明已说明了特定实施方案，但对于本领域技术人员来说显而易见的是， 各种改变及修改可在不脱离如所附权利要求限定本发明的精神及范围下作出。
权利要求
一种制造非易失性存储器件的方法，所述方法包括在衬底上形成用于浮置栅极的第一导电层；在包括所述第一导电层的所得结构上形成电荷阻挡层以及用于控制栅极的第二导电层；在所述第二导电层上形成蚀刻掩模图案；对所述第二导电层实施第一蚀刻工艺，直到暴露所述电荷阻挡层；在由所述第一蚀刻工艺暴露的所述第二导电层的侧壁上形成钝化层；以及对所述电荷阻挡层和所述第一导电层实施第二蚀刻工艺。
2.权利要求1所述的方法，其中通过沉积工艺形成所述钝化层。
3.权利要求1所述的方法，其中原位实施所述第一蚀刻工艺和所述第二蚀刻工艺。
4.权利要求3所述的方法，其中在所述第一蚀刻工艺之后原位形成所述钝化层。
5.权利要求1所述的方法，其中所述钝化层包括通过沉积工艺形成的聚合物薄膜。
6.权利要求1所述的方法，其中所述钝化层包括通过沉积工艺形成的氧化物薄膜。
7.权利要求1所述的方法，其中所述电荷阻挡层包括氧化物_氮化物_氧化物(ONO)层。
8.权利要求1所述的方法，其中在所述第二导电层的侧壁上以及所述蚀刻掩模图案上 沉积所述钝化层。
9.权利要求1所述的方法，其中所述电荷阻挡层包括ONO层，所述第一导电层和所述第 二导电层包括多晶硅层，所述蚀刻掩模图案包括原硅酸四乙酯(TEOS)层，以及所述钝化层 包括通过沉积工艺形成的SiO2层。
10.权利要求1所述的方法，其中所述电荷阻挡层包括ONO层，所述第一导电层和所述 第二导电层均包括多晶硅层，所述蚀刻掩模图案包括TEOS层，以及所述钝化层包括聚合物 层。
11.一种用于制造非易失性存储器件的方法，所述方法包括在衬底上形成用于浮置栅极的第一多晶硅层，所述第一多晶硅层被图案化以沿纵向延伸；在包括所述第一多晶硅层的所得结构上形成电荷阻挡层和用于控制栅极的第二多晶 硅层；在所述第二多晶硅层上形成沿横向延伸的蚀刻掩模图案； 对所述第二多晶硅层实施第一蚀刻工艺，直到暴露所述电荷阻挡层； 在由所述第一蚀刻工艺暴露的所述第二多晶硅层的侧壁上形成钝化层；以及 对所述电荷阻挡层、剩余的第二多晶硅层以及所述第一多晶硅层实施第二蚀刻工艺。
12.权利要求11所述的方法，其中通过沉积工艺形成所述钝化层。
13.权利要求11所述的方法，其中所述钝化层包括聚合物薄膜。
14.权利要求13所述的方法，其中在所述第一蚀刻工艺之后，通过使用选自SiCl4、 SiF4, COS及SO2中的气体形成所述钝化层。
15.权利要求11所述的方法，其中所述钝化层包括氧化物。
16.权利要求15所述的方法，其中在所述第一蚀刻工艺之后，通过使用SiCl4和O2的 混合气体形成所述钝化层。
17.权利要求15所述的方法，其中在所述第一蚀刻工艺之后，通过使用SiCl4、02和CH4 的混合气体形成所述钝化层。
18.权利要求11所述的方法，其中在所述第一蚀刻工艺之后原位形成所述钝化层。
19.权利要求11所述的方法，其中在所述第二多晶硅层的侧壁上以及所述蚀刻掩模图 案上沉积所述钝化层。
20.权利要求11所述的方法，其中所述电荷阻挡层包括ONO层，所述蚀刻掩模图案包括 TEOS层，以及所述钝化层包括通过沉积工艺形成的SiO2层。
21.权利要求11所述的方法，其中所述电荷阻挡层包括ONO层，所述蚀刻掩模图案包括 TEOS层，以及所述钝化层包括聚合物层。
22.一种制造非易失性存储器件的方法，所述方法包括在浮置栅极上形成电荷阻挡层；在所述电荷阻挡层上形成用于控制栅极的第二导电层；对所述第二导电层实施第一蚀刻工艺，直到暴露所述电荷阻挡层；在由所述第一蚀刻工艺暴露的所述第二导电层上形成钝化层；以及对所述电荷阻挡层、所述第二导电层和所述第一导电层实施第二蚀刻工艺，其中在所 述第二蚀刻工艺期间通过所述钝化层来防止在所述电荷阻挡层上延伸的所述第二多晶硅 层的侧壁的损失。
23.权利要求22所述的方法，其中通过沉积工艺形成所述钝化层。
全文摘要
公开一种制造具有其中依次堆叠浮置栅极、电荷阻挡层及控制栅极的堆叠栅极结构的非易失性存储器件的方法是。所述方法包括在衬底上形成用于浮置栅极的第一导电层；在包含所述第一导电层的所得结构上形成电荷阻挡层及用于控制栅极的第二导电层；在所述第二导电层上形成蚀刻掩模图案；对所述第二导电层实施第一蚀刻工艺，直到暴露所述电荷阻挡层；在通过所述第一蚀刻工艺暴露的所述第二导电层的侧壁上形成钝化层；以及对所述电荷阻挡层和所述第一导电层实施第二蚀刻工艺。
文档编号H01L21/8247GK101853815SQ20091021565
公开日2010年10月6日 申请日期2009年12月30日 优先权日2009年3月30日
发明者金明玉, 金泰亨 申请人:海力士半导体有限公司