半导体装置、其制造方法和显示装置的制作方法

专利名称：半导体装置、其制造方法和显示装置的制作方法
技术领域：
本发明涉及半导体装置、其制造方法和显示装置。更详细地涉及适用于液晶显示 装置、有机电致发光显示装置等显示装置的半导体装置、其制造方法和显示装置。
背景技术：
半导体装置是具备利用了半导体的电子特性的有源元件的电子装置，广泛地应用 于例如音频设备、通信设备、计算机、家电设备等。其中，具备薄膜晶体管(下面，也称为 "TFT),M0S (MetalOxide Semiconductor ；金属氧化物半导体)晶体管等3端子有源元件 的半导体装置在有源矩阵型液晶显示装置(下面，也称为“液晶显示器”。)、有机电致发光 显示装置(下面，也称为“有机EL显示器”。)等显示装置中，被用作在每一像素中设置的 开关元件、控制各像素的控制电路等。另外，以往以来，已知在绝缘层的表面形成有单晶硅层的硅基板即SOI (Silicon on Insulator ；绝缘体上硅)基板。在SOI基板上形成晶体管等器件，由此可以减小寄生电 容并且提高绝缘电阻。即，可以实现器件的高性能化、高集成化。上述绝缘层可以由例如氧 化硅(SiO2)膜形成。上述SOI基板从提高器件的工作速度并且进一步减小寄生电容的观点出发，优 选使单晶硅层的膜厚较薄。一般作为SOI基板的形成方法，已知机械研磨、化学机械研磨 (Chemical MechanicalPolishing ；CMP)、利用了多孔硅的方法等各种方法。例如，作为注入 氢的方法的例子，提出了智能剥离法(例如，参照非专利文献1和2。)在半导体基板的内 部注入氢，使其贴合到其它基板上后，通过进行热处理使半导体基板沿着氢注入层分离，转 移到其它基板上。根据该技术，可以形成在绝缘层的表面形成有单晶硅层的硅基板即SOI基板。在 这种基板构造上形成晶体管等器件，由此可以减小寄生电容并且提高绝缘电阻，因此，可以 实现器件的高性能化、高集成化。另外，作为在基体层中可靠地形成剥离层，并且可以容易地控制剥离用物质的离 子注入的技术，开发了如下技术使元件分离用绝缘膜或者L0C0S氧化膜的表面成为与覆 盖第一区域的基体层的活性区域的膜相同的高度，在基体层中形成剥离层(例如，参照专 利文献1。)。非专禾Ij文献 1 :M. Bruel、「S0I 技術(Silicon on insulator materialtechnology)」、Electronics Letters、美国、1995 年、第 31 卷、第 14 号、 p.1201-1202非专利文献2 =Michel Bruel、其他3人、「7 7 —卜力？卜水素注入i々工八 一接合奁基(二 亡新 L· 0 SOI 技術(Smart-cut :A NewSilicon On Insulator Material Technology Based on HydrogenImplantation and Wafer Bonding)」、Japanese Journal of AppliedPhysics、日本、1997 年、第 36 卷、第 3B 号、p. 1636-1641 非专利文献 3 =Yuan Taur, Tak H. Ning著、芝原健太郎、其他5人译「夕々7 · 二 >最新VLS I 基礎」、丸善、
42002年、p261-263专利文献1 特开2006-66591号公报

发明内容
发明要解决的问题本发明的发明者们发现了以下内容在形成有包含MOS晶体管等元件的器件部的 基体层内形成剥离层，将器件部接合到其它基板后，沿着剥离层分离除去基体层的一部分， 由此可以使基体层薄膜化。另外，发现利用该方法，可以在其它基板上使包含MOS晶体管等 元件的器件部薄膜化来制造。并且，使接合器件部的其它基板为透明基板，由此可以将基体 层被薄膜化的半导体装置适用于液晶显示装置、有机电致发光显示装置等显示装置中。但是，本发明的发明者们经过反复研究，结果确认了以下内容对在被薄膜化的 基体层中所形成的、且被接合到其它基板的NMOS晶体管和PMOS晶体管的电气特性进行 评价，发现有时在NMOS晶体管中可以得到良好的特性，与此相对，PMOS晶体管则亚阈特性 (Subthreshold Slope)发生恶化。参照附图来说明本发明的发明者们所进行的测定结果。图25是示出在被薄膜化 的单晶硅层中所形成的、且被接合到其它基板的以往的NMOS晶体管和PMOS晶体管的工作 特性的坐标图。此外，图25示出在W(沟道宽度)/L(沟道长度)=ΙΟμπι/ΙΟμπι这一条件 下的结果。如图25所示，可知在单晶硅层的膜厚较薄的情况下，PMOS晶体管的亚阈特性的 恶化变得显著。本发明是鉴于上述现状而完成的，其目的在于提供可以提高在被薄膜化的基体层 中所形成的、且被接合到其它基板的PMOS晶体管的亚阈特性的半导体装置、其制造方法和
显示装置。用于解决问题的方案本发明的发明者们对可以提高在被薄膜化的基体层中所形成的、且被接合到其它 基板的PMOS晶体管的亚阈特性的半导体装置、其制造方法和显示装置进行了各种讨论，着 眼于形成PMOS晶体管的电传导路径(下面，也称为沟道)的位置。本发明的发明者们对在被薄膜化的基体层中所形成的、且被接合到其它基板的 PMOS晶体管的亚阈特性发生恶化的原因进行了考察，其结果是可以考虑如下内容。上述 PMOS晶体管的栅极电极通常采用N+多晶硅栅极(参照非专利文献3。)。一般在栅极电极 采用N+多晶硅栅极的情况下，已知当要将NMOS晶体管和PMOS晶体管的阈值电压进行适当 地设定时，根据栅极电极、NMOS晶体管和PMOS晶体管的功函数差、沟道区域内的杂质分布 浓度的不同，NMOS晶体管成为表面沟道型MOS晶体管，PMOS晶体管成为埋入沟道型MOS晶 体管(参照非专利文献3。)。另外，在被薄膜化的基体层中所形成的、且被接合到其它基板的PMOS晶体管的情 况下，基体层的一部分沿着剥离层被分离，因此，与配置有栅极电极的一侧相反一侧(形成 有剥离层的一侧)的基体层的表面的凹凸大，另外，基体层的薄膜化工序中的蚀刻破坏有 所残留。图26是在被薄膜化的基体层中所形成的、且被接合到其它基板的以往的MOS晶体 管的截面示意图，(a)示出NMOS晶体管，(b)示出PMOS晶体管。如图26的(a)所示，NMOS 晶体管100具有源极/漏极区域104、P阱区域108、沟道105。源极/漏极区域104和P阱区域108形成在基体层103中。另外，沟道105形成在基体层103的形成有栅极电极101 的一侧(P阱区域108的栅极绝缘膜102附近)。这样，NMOS晶体管100是表面沟道型MOS 晶体管。因此，沟道105几乎不受与配置有栅极电极101的一侧相反一侧的基体层103的 表面的影响。另一方面，如图26的(b)所示，PMOS晶体管110是埋入沟道型MOS晶体管。 即，在PMOS晶体管110中，在从栅极绝缘膜112和N阱区域107 (被源极/漏极区域114夹 着的区域)的分界起稍微深的位置上形成有沟道115，使得空穴所对应的势能变得极小。因 此，在基体层113的厚度是与沟道115所形成的深度相同程度以下的情况下，沟道115会受 到与配置有栅极电极111的一侧相反一侧的基体层113的表面的凹凸、基体层113的薄膜 化工序中的蚀刻破坏的影响。其结果是可以预测到PMOS晶体管110的亚阈特性发生恶 化。因此，进一步研究后，发现以下内容使在被薄膜化的基体层中所形成的、且被接 合到其它基板的PMOS晶体管成为表面沟道型MOS晶体管，即，PMOS晶体管的沟道形成在 PMOS晶体管的配置有栅极电极侧的基体层中，由此即使在被薄膜化的基体层中所形成的、 且被接合到其它基板的PMOS晶体管中，PMOS晶体管的沟道也不会受到PMOS晶体管的与 配置有栅极电极的一侧相反一侧的基体层的表面的凹凸、基体层的薄膜化工序中的蚀刻破 坏的影响，实现提高PMOS晶体管的亚阈特性，想到可以圆满地解决上述课题而完成了本发 明。S卩，第一本发明是一种半导体装置，其具备基板和被接合到上述基板的器件部，上 述器件部包含基体层和PMOS晶体管，上述PMOS晶体管包含第一电传导路径和第一栅极电 极，上述第一电传导路径形成在上述基体层的配置有上述第一栅极电极的一侧。根据第一本发明，基体层在配置有第一栅极电极(PM0S晶体管的栅极电极)的一 侧具有第一电传导路径(PM0S晶体管的沟道)。BP,PMOS晶体管是表面沟道型MOS晶体管。 由此，即使基体层的膜厚变薄，PMOS晶体管的沟道也不会受到与配置有栅极电极的一侧相 反一侧的基体层的表面的凹凸、基体层的薄膜化工序中的蚀刻破坏的影响。其结果是可以 得到具有良好的亚阈特性的PMOS晶体管。在PMOS晶体管的栅极电极和基体层之间，通常配置栅极绝缘膜。因此，也可以表 现为本发明的半导体装置的PMOS晶体管的电传导路径形成在基体层的配置有栅极绝缘膜 的一侧。在本说明书中，所谓电传导路径(沟道)是指在源极区域和漏极区域之间施加了 电压的情况下，电流流经的区域(在源极区域和漏极区域之间所形成的反转层)。根据使 用量子效应模型的计算，已知沟道具有一定的宽度，其峰值位置(电子或者空穴的浓度最 高的位置)是从栅极绝缘膜与基体层的界面起大致2nm。另外，还已知在栅极绝缘膜与基 体层的界面中，电子或者空穴的存在概率为零。因此，PMOS晶体管的形成沟道的位置与一 般的表面沟道型MOS晶体管的情况一样，只要是从栅极绝缘膜与基体层的界面起0. Inm 5nm的范围内即可。此外，所谓器件部，是由在基体层中所形成的一个以上的元件构成的部分。器件部 所包含的元件的数量没有特别限定，可以是1个，也可以是几百万个以上。即，器件部可以 是集成电路，也可以是被称为集成电路芯片的器件。另外，器件部也可以是大规模集成电路 (Large Scale Interation ；LSI)。
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另外，作为上述器件部所包含的元件，没有特别限定，也可以包含上述PMOS晶体 管和NMOS晶体管以外的元件，例如，也可以包含二极管、电阻、双极晶体管、电容、电感等。这样，根据本发明，可以提高在被薄膜化的基体层中所形成的、且被接合到其它基 板的PMOS晶体管的亚阈特性，因此，可以使包含PMOS晶体管且被接合到基板的器件部实现 高性能化。因此，可以将集成度较高部分(内存、CPU、控制电路等细微晶体管等)在器件部 上形成而使器件部成为集成电路、LSI。另外，可以将大面积电容、电感等尺寸较大的电子元 件在基板上形成。这样，最终在基板上实现一体化，工作的半导体装置的最佳设计才成为可 能，其结果是可以以较高的合格率和生产率来制造这种半导体装置。第二本发明的半导体装置是具备基板和被接合到上述基板的器件部的半导体装 置，上述器件部包含基体层和PMOS晶体管，上述PMOS晶体管是表面沟道型MOS晶体管。根 据第二本发明的半导体装置，也可以实现与第一本发明的半导体装置一样的效果。下面，在 记载为本发明的半导体装置的情况下，指第一本发明的半导体装置和第二本发明的半导体 装置这两者。此外，作为本发明的半导体装置的结构，只要将上述构成要素作为必须要素而形 成即可，可以包含也可以不包含其它构成要素，没有特别限定。下面详细地说明本发明的半导体装置的优选方式。此外，下面示出的各种方式也 可以适当地进行组合。优选上述基体层是一部分沿着包含剥离用物质的剥离层被分离除去而形成的。由 此，基体层被薄膜化，因此，可以提高器件部的工作速度并且减小寄生电容。但是，在用该方 法使基体层薄膜化的情况下，如上所述，在基体层的表面会形成凹凸，因此，有时在埋入沟 道型MOS晶体管即以往的PMOS晶体管中亚阈特性发生恶化。对此，根据本发明，可以有效 地抑制该PMOS晶体管的亚阈特性的恶化。优选上述基体层是一部分沿着上述剥离层被分离除去后，进一步被薄膜化而形成 的。由此，为了使器件部所包含的PMOS晶体管等元件得到所希望的特性，可以适当地设定 基体层的厚度。此外，基体层的厚度与MOS晶体管的特性(阈值电压、短沟道效应等)紧密 相关，存在MOS晶体管的微细化程度越高则基体层的厚度变得越薄的倾向。为了使MOS晶 体管得到所希望的特性，需要使基体层具有适当的厚度。优选上述剥离用物质包含氢和惰性元素中的至少一方。由此，可以将形成有剥离 层的基体层的一部分容易地分离除去。此外，上述剥离用物质可以是仅包含氢的情况，可以 是仅包含惰性元素的情况，也可以是包含氢和惰性元素这两者的情况。使上述PMOS晶体管成为表面沟道型MOS晶体管的方法没有特别限定，例如，可以 适当地使用由P+多晶硅形成PMOS晶体管的栅极电极(第一栅极电极)的方法(例如，参照 非专利文献3。)。即，优选上述第一栅极电极包含P型导电性多晶硅。根据该方法，PMOS 晶体管中的空穴所对应的能带的状态如果使极性的正负反过来，则变得与NMOS晶体管中 的电子所对应的能带的状态完全相同，因此，与NMOS晶体管一样，PMOS晶体管也作为表面 沟道型MOS晶体管进行工作。这样，第一栅极电极的材料不限于金属。优选在上述第一栅极电极包含P型导电性多晶硅的情况下，上述第一栅极电极包 含P型杂质元素。由此，可以使具有P型导电性的多晶硅成为P+多晶硅，因此，可以使PMOS 晶体管容易地成为表面沟道型MOS晶体管。
优选上述P型杂质元素包含硼。由此，可以使PMOS晶体管更容易地成为表面沟道 型MOS晶体管。优选上述P型杂质元素的浓度是IX IO19 IX 1022cm_3。由此，可以将形成PMOS 晶体管的沟道的位置适当地控制在基体层的配置有第一栅极电极侧的表面附近。上述基板只要是能与器件部接合的基板即可，没有特别限定，优选玻璃基板或者 单晶硅基板。由此，例如，在将玻璃基板用于基板的情况下，该基板变得透明，因此，可以将 本发明的半导体装置适用于液晶显示装置等显示装置。上述基体层只要是能形成元件的层即可，没有特别限定，优选包含单晶硅、多晶硅 等结晶性较高的半导体的层，更具体地说，优选包含半导体，所述半导体是从包含单晶硅半 导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体 和包含这些同族元素的混晶、以及氧化物半导体的群中选择的至少一种。由此，可以将本发 明的半导体装置适当地用于发光二极管、光电二极管、固体元件激光器等光学器件、高速工 作器件、高温工作器件等用途。上述半导体装置也可以除了具有上述器件部以外，还具有在上述基板上所形成的 导电层和电子元件，上述PMOS晶体管通过上述导电层而与上述电子元件电连接。由此，可 以通过包含PMOS晶体管的器件部来控制电子元件，因此，通过例如使电子元件成为像素开 关元件，可以将本发明所涉及的半导体装置适当地用于将被称为驱动电路、控制电路的周 边驱动电路等和像素部一体化的液晶显示器(所谓的单片液晶显示器)等用途。优选上述器件部还包含NMOS晶体管，上述NMOS晶体管包含第二电传导路径和第 二栅极电极，上述第二电传导路径形成在上述基体层的配置有上述第二栅极电极的一侧。 由此，可以使PMOS晶体管和NMOS晶体管这两者成为表面沟道型MOS晶体管，因此，可以在 器件部形成亚阈特性优秀的CMOS晶体管。此外，在本说明书中，第二栅极电极表示NMOS晶 体管的栅极电极。另外，第二电传导路径表示NMOS晶体管的电传导路径。与上述PMOS晶体管一样，使上述NMOS晶体管成为表面沟道型MOS晶体管的方法 没有特别限定，例如，可以适当地使用由N+多晶硅形成NMOS晶体管的栅极电极(第二栅极 电极)的方法(例如，参照非专利文献3。)。即，优选上述第二栅极电极包含N型导电性多 晶硅。这样，第二栅极电极的材料不限于金属。在上述第二栅极电极包含N型导电性多晶硅的情况下，优选上述第二栅极电极包 含N型杂质元素。由此，可以使N型导电性多晶硅成为N+多晶硅，因此，可以使NMOS晶体 管容易地成为表面沟道型MOS晶体管。优选上述N型杂质元素包含磷和砷中的至少一方。由此，可以使NMOS晶体管更容 易地成为表面沟道型MOS晶体管。此外，N型杂质元素可以是仅包含磷的情况，可以是仅包 含砷的情况，也可以是包含磷和砷这两者的情况。优选上述N型杂质元素的浓度是IX IO19 IX 1022cm_3。由此，可以将形成NMOS 晶体管的沟道的位置适当地控制在基体层的配置有第二栅极电极侧的表面附近。上述半导体装置也可以除了具有上述器件部以外，还具有在上述基板上所形成的 导电层和电子元件，上述PMOS晶体管和上述NMOS晶体管通过上述导电层而与上述电子元 件电连接。由此，可以用PMOS晶体管和NMOS晶体管来构成CMOS晶体管，因此，可以通过集 成度、省功耗性优秀的器件部来控制电子元件。
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另外，本发明是本发明的半导体装置的制造方法，上述制造方法还是包含剥离层 形成工序、接合工序以及分离除去工序的半导体装置的制造方法，所述剥离层形成工序是 在形成上述MOS晶体管后，在上述基体层的一部分中形成包含剥离用物质的剥离层，所述 接合工序是在上述剥离层形成工序后，将上述基板与上述器件部接合，所述分离除去工序 是在上述接合工序后，沿着上述剥离层将上述基体层的一部分分离除去。由此，可以容易地 制造本发明的半导体装置。此外，作为本发明的半导体装置的制造方法，在包含上述工序作为必须工序的情 况下，可以包含或者不包含其它工序，没有特别限定。作为将上述基体层的一部分分离除去的方法，没有特别限定，例如可以适当地使 用加热处理。即，优选通过加热处理来进行上述分离除去工序。由此，可以容易地分离除去 形成有剥离层的基体层的一部分。优选上述半导体装置的制造方法包含在上述分离除去工序后将上述基体层进一 步薄膜化的薄膜化工序。由此，为了使器件部所包含的PMOS晶体管得到所希望的特性，可 以适当地设定基体层的厚度。并且，本发明还是一种显示装置，所述显示装置具备本发明的半导体装置或者通 过本发明的半导体装置的制造方法所制造的半导体装置。由此，可以将具备晶体管特性优 秀的、高密度的器件部的半导体装置搭载到显示装置中，因此可以实现显示装置的薄型化、 窄边框化以及高性能化。发明效果根据本发明的半导体装置、其制造方法和显示装置，可以提高在被薄膜化的基体 层中所形成的、且被接合到其它基板的PMOS晶体管的亚阈特性。


图1是示出实施方式1的半导体装置的结构的截面示意图。图2是示出实施方式1的半导体装置的制造工序的截面示意图(热氧化膜的形 成)。图3是示出实施方式1的半导体装置的制造工序的截面示意图(N型杂质元素的 离子注入)。图4是示出实施方式1的半导体装置的制造工序的截面示意图(P型杂质元素的 离子注入)。图5是示出实施方式1的半导体装置的制造工序的截面示意图(N阱区域和P阱 区域的形成)。图6是示出实施方式1的半导体装置的制造工序的截面示意图(氮化硅膜的形 成)。图7是示出实施方式1的半导体装置的制造工序的截面示意图(L0C0S氧化膜的 形成)。图8是示出实施方式1的半导体装置的制造工序的截面示意图(热氧化膜的形 成)。图9是示出实施方式1的半导体装置的制造工序的截面示意图(PM0S晶体管的沟
9道注入)。图10是示出实施方式1的半导体装置的制造工序的截面示意图(NM0S晶体管的 沟道注入)。图11是示出实施方式1的半导体装置的制造工序的截面示意图(栅极氧化膜的 形成)。图12是示出实施方式1的半导体装置的制造工序的截面示意图(栅极电极的形 成)。图13是示出实施方式1的半导体装置的制造工序的截面示意图(N型低浓度杂质 区域的形成)。图14是示出实施方式1的半导体装置的制造工序的截面示意图(P型低浓度杂质 区域的形成)。图15是示出实施方式1的半导体装置的制造工序的截面示意图(侧壁的形成)。图16是示出实施方式1的半导体装置的制造工序的截面示意图(N型高浓度杂质 区域的形成)。图17是示出实施方式1的半导体装置的制造工序的截面示意图(P型高浓度杂质 区域的形成)。图18是示出实施方式1的半导体装置的制造工序的截面示意图(平坦化膜的形 成)。图19是示出实施方式1的半导体装置的制造工序的截面示意图(剥离层的形 成)。图20是示出实施方式1的半导体装置的制造工序的截面示意图(层间绝缘膜、接 触孔以及金属电极的形成)。图21是示出实施方式1的半导体装置的制造工序的截面示意图(向玻璃基板的 接合)。图22是示出实施方式1的半导体装置的制造工序的截面示意图(器件部的转 移)。图23是示出实施方式1的半导体装置的制造工序的截面示意图(元件分离)。图24是示出实施方式1的半导体装置的器件部的俯视示意图。图25是示出在被薄膜化的单晶硅层中所形成的、且被接合到其它基板的以往的 NMOS晶体管和PMOS晶体管的工作特性的坐标图。图26是示出在被薄膜化的单晶硅层中所形成的、且被接合到其它基板的以往的 MOS晶体管的截面示意图，(a)示出NMOS晶体管，(b)示出PMOS晶体管。附图标记说明1、103、113:硅层(硅基板、基体层)；2、6、11 热氧化膜；3、12、14、18、21、25、28 抗蚀剂；4 =N型杂质元素；5 =P型杂质元素7、107 =N阱区域8、108 =P阱区域；9 氮化硅膜； 10 :L0C0S氧化膜13,15 杂质元素；13aU5a 活性区域16、102、112 栅极氧化膜(栅极绝 缘膜)17、1711、17 、101、111 栅极电极；19,26 :N型杂质元素；20 :N型低浓度杂质区域；22、 29 =P型杂质元素；23 =P型低浓度杂质区域24 侧壁27 =N型高浓度杂质区域；30 =P型高浓 度杂质区域；31、37 平坦化膜；32 剥离用物质；33 剥离层；34 层间绝缘膜；35、40 接触
10孔；35g、35n、35p、35o、35q 接触部；36 金属电极；36i、36o 金属配线；38 玻璃基板；39 保护膜；41 金属配线(导电层)；42 电气元件；50p、110 :PM0S晶体管；50η、100 :NM0S晶体 管；60 器件部；70 半导体装置；104,114 源极/漏极区域；105,115 沟道。
具体实施例方式下面举出实施方式，参照附图更详细地说明本发明，但是本发明不限于这些实施 方式。(实施方式1)参照

实施方式1的半导体装置的结构。图1是示出实施方式1的半导体 装置的结构的截面示意图。此外，在图1中，示出PMOS晶体管和NMOS晶体管各一个，但是 在器件部中所形成的元件不限于此，可以适用于所有半导体元件。另外，器件部所包含的元 件的个数也从1个到几百万个以上，没有限制。如图1所示，本实施方式的半导体装置70具备玻璃基板38、被接合到玻璃基板38 上的器件部60、在玻璃基板38上所形成的有源元件或者无源元件等电子元件42。并且，玻 璃基板38、器件部60以及电子元件42被保护膜39覆盖，并且器件部60所包含的NMOS晶 体管50η和PMOS晶体管50ρ通过接触孔40利用金属配线(导电层)41而与电子元件42 电连接。器件部60具备硅层(硅基板、基体层)1、NM0S晶体管50n、PMOS晶体管50ρ、平坦 化膜37、层间绝缘膜34、平坦化膜31以及金属配线36。NMOS晶体管50η和PMOS晶体管 50ρ形成在硅层1中，通过LOCOS氧化膜10进行元件分离。平坦化膜37、层间绝缘膜34以 及平坦化膜31从玻璃基板38侧起面向硅层1侧按照该顺序被层叠。PMOS晶体管50ρ具备活性区域13a、P型低浓度杂质区域23、P型高浓度杂质区域 30、栅极氧化膜(栅极绝缘膜)16以及栅极电极17p(第一栅极电极)。P型低浓度杂质区 域23、P型高浓度杂质区域30以及栅极氧化膜16被包含在硅层1中。栅极电极17p被设 置在夹着栅极氧化膜16而与硅层1相对的一侧。P型高浓度杂质区域30通过接触孔35利 用金属电极36而与金属配线(导电层)41连接。另一方面，NMOS晶体管50η具备活性区域13b、N型低浓度杂质区域20、N型高浓 度杂质区域27、栅极氧化膜16以及栅极电极17η (第二栅极电极)。活性区域13b、N型低 浓度杂质区域20、N型高浓度杂质区域27以及栅极氧化膜16被包含在硅层1中。栅极电 极17η被设置在夹着栅极氧化膜16而与硅层1相对的一侧。N型高浓度杂质区域27通过 接触孔35利用金属电极36而与金属配线(导电层)41连接。栅极电极17ρ由P+多晶硅形成，另一方面，栅极电极17η由N+多晶硅形成。由此， 可以使PMOS晶体管50ρ和NMOS晶体管50η成为表面沟道型MOS晶体管。S卩，硅层1在配 置有栅极电极17ρ和17η的一侧(配置有栅极氧化膜16的一侧)具有PMOS晶体管50ρ的 沟道(第一电传导路径)和NMOS晶体管50η的沟道(第二电传导路径)。进一步换言之， PMOS晶体管50ρ的沟道和NMOS晶体管50η的沟道形成在配置有栅极电极17ρ、17η的一侧 (配置有栅极氧化膜16的一侧)的硅层1的表面附近(从栅极氧化膜16和硅层1的界面 起0. Inm 5nm的区域)。由此，PMOS晶体管50p的沟道和NMOS晶体管50η的沟道不会受 到与配置有栅极电极17ρ和17η的一侧相反一侧的硅层1的表面凹凸、硅层1的薄膜化工序中的蚀刻破坏的影响。其结果是=PMOS晶体管50p和NMOS晶体管50η可以得到良好的 亚阈特性。下面，说明本实施方式的半导体装置的方法。图2 图23是示出实施方式1的半 导体装置的制造工序的截面示意图。首先，如图2所示，在硅基板(基体层)1上形成30nm程度的热氧化膜2。热氧化 膜2以防止污染离子注入工序中的硅基板表面为目的，不一定是必须的，但是优选形成。接着，如图3所示，将抗蚀剂3作为掩模，对形成抗蚀剂开口区域即N阱区域的部 分通过离子注入来注入N型杂质元素4。作为N型杂质元素4，例如可以使用硅。另外，作 为离子注入的条件，使注入能量为50 150keV程度，并且使剂量为IXlO12 5X IO13CnT2 程度。此时，在通过下一工序将P型杂质元素注入到硅基板1的主面的整个面中的情况下， 考虑被P型杂质元素抵消的相当量，追加N型杂质元素4的注入量。接着，如图4所示，除去抗蚀剂3后在硅基板1的主面的整个面中以离子方式注入 P型杂质元素5。作为P型杂质元素5，例如可以使用硼。另外，作为离子注入的条件，使注 入能量为10 50keV程度，并且使剂量为IX IO12 5X IO13CnT2程度。此外，与硼相比，磷 在进行热处理的硅中的扩散系数较小，因此，也可以在注入硼前进行热处理而预先使磷在 硅基板1中适度地扩散。另外，为了避免在后面的工序中在形成N阱区域7的区域中的P 型杂质元素5造成的N型杂质元素4的抵消情况下，也可以在后面的工序中，在形成N阱区 域7的区域上形成抗蚀剂后，注入P型杂质元素5。在这种情况下，注入用于形成N阱区域 7的N型杂质元素4时，没有必要考虑P型杂质元素5造成的抵消。接着，如图5所示，除去热氧化膜2后，在氧化氛围气中进行900 1000°C程度的 热处理。由此，形成30nm程度厚度的热氧化膜6，并且在上述工序中硅基板1中注入的杂质 元素发生扩散，形成N阱区域7和P阱区域8。接着，如图6所示，通过CVD等将200nm程度厚度的氮化硅膜9形成后，进行氮化 硅膜9和热氧化膜6的图案化。接着，如图7所示，在氧氛围气中通过900 1000°C程度的热处理进行LOCOS氧 化，形成200 500nm程度厚度的LOCOS氧化膜10。LOCOS氧化膜10是用于进行元件分离 的膜。此外，LOCOS氧化之外的方法，也可以通过例如STI(Shallow Trench Isolation ；浅 沟道隔离)等进行元件分离。接着，如图8所示，一旦除去氮化硅膜9和热氧化膜6后，在氧氛围气中进行 1000°C程度的热处理，形成20nm程度厚度的热氧化膜11。接着，如图9所示，形成抗蚀剂12，使得对PMOS晶体管形成区域留出开口。并且， 将用于设定PMOS晶体管的阈值电压的杂质元素13通过离子注入而注入到N阱区域7。此 时，在P+多晶硅栅极中，为了将阈值电压调整为所希望的值，作为PMOS晶体管的沟道注入， 将N型杂质元素即磷以10 50keV、l X IO12 5 X IO13CnT2程度的剂量进行离子注入。接着，如图10所示，形成抗蚀剂14，使得对NMOS晶体管区域留出开口。并且，将用 于设定NMOS晶体管的阈值电压的杂质元素15通过离子注入而注入到P阱区域8。此时，在 N+多晶硅栅极中，为了将阈值电压调整为所希望的值，作为NMOS晶体管的沟道注入，将P型 杂质元素即硼以10 501 ^程度的注入能量、1\1012 5X IO13CnT2程度的剂量进行离子 注入。此外，阈值与沟道注入量的关系根据栅极电极的材料和导电型、其后的热处理条件而
12发生变化，因此，必须配合各工艺条件来设定沟道注入量。接着，如图11所示，一旦除去抗蚀剂14和热氧化膜11后，在氧氛围气中进行 1000°C程度的热处理，形成10 20nm程度厚度的栅极氧化膜(栅极绝缘膜)16。此时，在 上述工序中所注入的杂质元素13和15发生扩散，分别形成活性区域13a、15a。接着，如图12所示，形成NMOS晶体管的栅极电极17η和PMOS晶体管的栅极电极 17ρ。栅极电极17η和17ρ通过CVD等使300nm程度厚度的多晶硅堆积后，进行图案化而形 成。接着，如图13所示，形成抗蚀剂18，使得对NMOS晶体管形成区域留出开口。并且， 将栅极电极17η作为掩模，对NMOS晶体管形成区域以离子方式注入磷等N型杂质元素19， 形成N型低浓度杂质区域20。在将磷用作N型杂质元素19的情况下，其离子注入条件采用 例如使注入能量为10 50keV程度，剂量为IX IO13 2Χ IO14CnT2程度。在NMOS晶体管的 栅极尺寸较短，想使N型杂质元素19在沟道表面极浅地注入的情况下，作为N型杂质19也 可以使用砷。此外，为了抑制短沟道效应，也可以根据需要将P型杂质(例如硼)从斜向进 行注入。此外，NMOS晶体管的沟道宽度也可以是不到1 μ m，通常为1 100 μ m程度即可。 另夕卜，NMOS晶体管的沟道长度也可以是不到0. 1 μ m，通常为0. 1 IOym程度即可。接着，如图14所示，形成抗蚀剂21，使得对PMOS晶体管形成区域留出开口。并且， 将栅极电极17p作为掩模，对PMOS晶体管形成区域以离子方式注入硼等P型杂质元素22， 形成P型低浓度杂质区域23。在将硼用作P型杂质元素22的情况下，其离子注入条件采 用例如使离子种类为49BF2+,注入能量为10 50keV程度，剂量为1 X IO13 1 X IO14CnT2程 度。此外，硼的热扩散系数较大，因此，在后述的形成P型高浓度杂质区域30的工序中，仅 通过对PMOS晶体管形成区域以高浓度以离子方式注入了的硼等P型杂质元素29发生热扩 散，就可以形成P型低浓度杂质区域23的情况下，没有必要一定对PMOS晶体管形成区域以 离子方式注入P型杂质元素22。此外，PMOS晶体管的沟道宽度也可以是不到1 μ m，通常为 1 100 μ m即可。另夕卜，PMOS晶体管的沟道长度也可以是不到0. 1 μ m，通常为0. 1 10 μ m 即可。接着，如图15所示，通过CVD等形成SiO2膜后，进行各向异性干蚀刻，在栅极电极 17η和栅极电极17ρ的两侧壁形成由SiO2膜构成的侧壁24。接着，如图16所示，形成抗蚀剂25，使得对NMOS晶体管形成区域留出开口。并且， 将栅极电极17η和侧壁24作为掩模，对NMOS晶体管形成区域以离子方式注入磷、砷等N型 杂质元素26，形成N型高浓度杂质区域27。例如，在以离子方式注入砷的情况下，使注入能 量为20 80keV程度，剂量为1 3 X IO15enT2程度。此时，在NMOS晶体管的栅极电极17η 即多晶硅栅极中也同时地注入N型杂质元素26。优选栅极电极17η所包含的N型杂质元素 的浓度是1父1019 1\ 1022(^_3。通过后面的热处理工序，NMOS晶体管的栅极电极17η成 为N+多晶硅。接着，如图17所示，形成抗蚀剂28，使得对PMOS晶体管形成区域留出开口。并且， 将栅极电极17ρ和侧壁24作为掩模，对PMOS晶体管形成区域离子注入硼等P型杂质元素 29，形成P型高浓度杂质区域30。例如，在离子注入硼的情况下，使离子种类为49BF2+，注入 能量为10 60keV程度，剂量为1 3 X IO15CnT2程度。此时，在PMOS晶体管的栅极电极 17p即多晶硅栅极中也同时地注入P型杂质元素29。优选栅极电极17p所包含的P型杂质元素的浓度是1\1019 1乂 1022側_3。其后，进行活性化热处理，进行离子注入了的杂质元 素的活性化。作为热处理，例如以900°C进行10分钟的处理。由此，NMOS晶体管的栅极电 极17η由N+多晶硅形成，PMOS晶体管的栅极电极17ρ由P+多晶硅形成。接着，如图18所示，形成覆盖栅极电极17η、17ρ以及侧壁24的SiO2等绝缘膜后， 通过CMP等进行平坦化，形成厚度为600nm程度的平坦化膜31。接着，如图19所示，将包含氢和惰性元素(He、Ne等)中的至少1种的剥离用物质 32通过离子注入而注入到硅基板1中，在N阱区域7和P阱区域8中形成剥离层33。作为 注入条件，例如在将氢用作剥离用物质32的情况下，采用剂量为2 X IO16 1 X IO17Cm-2程 度，注入能量为100 200keV程度。接着，如图20所示，形成层间绝缘膜34后，形成接触孔35，形成金属电极36。此 外，也可以使剥离用物质32的离子注入前形成的平坦化膜31的膜厚变得较厚，由此，不形 成层间绝缘膜34而形成接触孔35、金属电极36。接着，如图21所示，通过CVD等使绝缘膜堆积后，通过CMP等研磨表面而形成平坦 化膜37。并且，将平坦化膜37的表面通过SCI等洗净后，与同样地通过SCI等洗净的玻璃 基板38进行位置对准，通过范德瓦尔斯力、氢键等进行自我接合，将平坦化膜37与玻璃基 板38贴合、接合。接着，如图22所示，进行400 600°C程度的热处理，由此沿着剥离层33，分离除 去硅基板1的一部分，将器件部60转移到玻璃基板38上，所述器件部60包含被薄膜化的 NMOS晶体管50η和PMOS晶体管50ρ。接着，如图23所示，将剥离层33通过蚀刻等除去后，蚀刻硅层1到LOCOS氧化膜 10露出为止。由此，将器件部60所包含的NMOS晶体管50η和PMOS晶体管50ρ进行元件分 离，并且硅层1进一步被薄膜化。此外，蚀刻硅层1到LOCOS氧化膜10露出为止的工序不 一定是必须的。另外，通过蚀刻等除去剥离层33的工序也不一定是必须的，剥离层33也可 以残留，但是优选不残留。并且，硅层1的膜厚为10 IOOnm即可。接着，为了保护露出的 硅层1的表面，确保电绝缘性，形成保护膜39。其后，如图1所示，形成接触孔40后，形成金属配线(导电层)41，由此与贴合前在 玻璃基板38上预先形成的有源元件或者无源元件等电子元件42取得电连接。这样，可以 制造本实施方式的半导体装置70。此外，根据本实施方式，可以在PMOS晶体管50ρ中从硅层1的栅极电极17ρ侧的 表面起0. Inm以上、5nm以下的区域中形成沟道，并且，在NMOS晶体管50η中从硅层1的栅 极电极17η侧的表面起0. Inm以上、5nm以下的区域中形成沟道。S卩，可以使PMOS晶体管 50p和NMOS晶体管50η这两者成为表面沟道型MOS晶体管。图24是示出实施方式1的半导体装置的器件部的俯视示意图。图23的PMOS晶 体管的截面图相当于沿着图24的A-B线的截面，NMOS晶体管的截面图相当于沿着图24的 C-D线的截面。即，本实施方式的半导体装置具有NMOS晶体管50η和PMOS晶体管50ρ的 CMOS结构。具体地说，其上施加输入电压的金属配线36i通过接触部35g被电连接到栅极 电极17η和栅极电极17ρ。另外，NMOS晶体管50η和PMOS晶体管50ρ的漏极区域分别通过 接触部35ο和35q被电连接到其上取出输出电压的金属配线36ο。并且，NMOS晶体管50η 的源极区域通过接触部35η被电连接到金属配线36η，另一方面，PMOS晶体管50ρ的源极区
14域通过接触部35p被电连接到金属配线36p。在图24中，金属配线36ο、36η以及36ρ对应图1的金属电极36。另外，接触部35η、 35ρ、35ο以及35q对应图1的接触孔35。并且，NMOS晶体管50η和PMOS晶体管50ρ的漏 极区域分别对应图1的N型高浓度杂质区域27和P型高浓度杂质区域30。并且，NMOS晶 体管50η和PMOS晶体管50ρ的源极区域分别对应图1的N型高浓度杂质区域27和P型高 浓度杂质区域30。此外，金属配线36i也由与图1的金属电极36相同的配线层形成，并且 接触部35g也与图1的接触孔35 —样地被形成。如上所述，参照附图详细地说明了实施方式1的半导体装置，但是本发明不限于 此，也可以将多晶硅以外的材料，例如金属材料用作栅极电极。在将金属材料用作栅极电极 的情况下，将具有适当的功函数的金属材料对于NMOS、PMOS晶体管分别形成，使得NMOS晶 体管和PMOS晶体管分别进行表面沟道工作。作为金属材料，可以使用单体金属、金属氮化 物、合金、硅化物等。更具体地说，例如，NMOS晶体管的栅极电极可以采用TaSiN、Ta、TaN, TaTi, HfSi, ErSi, ErGe, NiSi等。另一方面，PMOS晶体管的栅极电极可以采用TiN, Ru、 TaGe2、PtSi、NiGe、PtGe、NiSi 等。此外，本申请以2008年3月12日申请的日本专利申请2008-063291号为基础，主 张基于巴黎公约乃至进入国家的法规的优先权。该申请的内容，其整体作为参照被编写入 本申请中。
权利要求
一种半导体装置，其具备基板和器件部，所述器件部被接合到该基板，所述半导体装置的特征在于该器件部包含基体层和PMOS晶体管，该PMOS晶体管包含第一电传导路径和第一栅极电极，该第一电传导路径形成在该基体层的配置有该第一栅极电极的一侧。
2.根据权利要求1所述的半导体装置，其特征在于上述基体层是一部分沿着包含剥离用物质的剥离层被分离除去而形成的。
3.根据权利要求2所述的半导体装置，其特征在于上述基体层是一部分沿着上述剥离层被分离除去后，进一步被薄膜化而形成的。
4.根据权利要求2或者3所述的半导体装置，其特征在于 上述剥离用物质包含氢和惰性元素中的至少一方。
5.根据权利要求1 4中的任一项所述的半导体装置，其特征在于 上述第一栅极电极包含P型导电性多晶硅。
6.根据权利要求5所述的半导体装置，其特征在于 上述第一栅极电极包含P型杂质元素。
7.根据权利要求6所述的半导体装置，其特征在于 上述P型杂质元素包含硼。
8.根据权利要求6或者7所述的半导体装置，其特征在于 上述P型杂质元素的浓度是1 X IO19 1 X 1022Cm_3。
9.根据权利要求1 8中的任一项所述的半导体装置，其特征在于 上述基板是玻璃基板或者单晶硅基板。
10.根据权利要求1 9中的任一项所述的半导体装置，其特征在于上述基体层包含半导体，所述半导体是从包含单晶硅半导体、IV族半导体、II-VI族化 合物半导体、III-V族化合物半导体、IV-IV族化合物半导体和包含这些同族元素的混晶、 以及氧化物半导体的群中选择的至少一种。
11.根据权利要求1 10中的任一项所述的半导体装置，其特征在于上述半导体装置除了具有上述器件部以外，还具有在上述基板上所形成的导电层和电 子元件，上述PMOS晶体管通过该导电层而与该电子元件电连接。
12.根据权利要求1 11中的任一项所述的半导体装置，其特征在于 上述器件部还包含NMOS晶体管， 该NMOS晶体管包含第二电传导路径和第二栅极电极， 该第二电传导路径形成在上述基体层的配置有该第二栅极电极的一侧。
13.根据权利要求12所述的半导体装置，其特征在于 上述第二栅极电极包含N型导电性多晶硅。
14.根据权利要求13所述的半导体装置，其特征在于 上述第二栅极电极包含N型杂质元素。
15.根据权利要求14所述的半导体装置，其特征在于 上述N型杂质元素包含磷和砷中的至少一方。
16.根据权利要求14或者15所述的半导体装置，其特征在于上述N型杂质元素的浓度是1 X IO19 1 X 1022Cm_3。
17.根据权利要求12 16中的任一项所述的半导体装置，其特征在于上述半导体装置除了具有上述器件部以外，还具有在上述基板上所形成的导电层和电 子元件，上述PMOS晶体管和上述NMOS晶体管通过该导电层而与该电子元件电连接。
18.一种半导体装置的制造方法，是权利要求1 17中的任一项所述的半导体装置的 制造方法，其特征在于该制造方法包括剥离层形成工序，在形成上述PMOS晶体管后，在上述基体层的一部分中形成包含剥离 用物质的剥离层；接合工序，在上述剥离层形成工序后，将上述基板与上述器件部接合；以及分离除去工序，在上述接合工序后，沿着上述剥离层分离除去上述基体层的一部分。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于通过加热处理来进行上述分离除去工序。
20.根据权利要求18或者19所述的半导体装置的制造方法，其特征在于上述半导体装置的制造方法在上述分离除去工序后包含将上述基体层进一步薄膜化 的薄膜化工序。
21.—种显示装置，其特征在于具备权利要求1 17中的任一项所述的半导体装置。
22.—种显示装置，其特征在于具备半导体装置，所述半导体装置是通过权利要求18 20中的任一项所述的半导体 装置的制造方法而制造的。
23.一种半导体装置，其具备基板和器件部，所述器件部被接合到该基板，所述半导体 装置的特征在于该器件部包含基体层和PMOS晶体管，该PMOS晶体管是表面沟道型MOS晶体管。
全文摘要
本发明提供一种半导体装置、其制造方法和显示装置，所述半导体装置可以提高在被薄膜化的基体层中所形成的、且被接合到其它基板上的PMOS晶体管的亚阈特性。本发明的半导体装置是具备基板和器件部的半导体装置，所述器件部被接合到上述基板，上述器件部包含基体层和PMOS晶体管，上述PMOS晶体管包含第一电传导路径和第一栅极电极，上述第一电传导路径形成在上述基体层的配置有上述第一栅极电极的一侧。
文档编号H01L27/08GK101971306SQ20098010857
公开日2011年2月9日 申请日期2009年3月3日 优先权日2008年3月12日
发明者史蒂芬·罗伊·德鲁斯, 多田宪史, 守口正生, 福岛康守, 高藤裕 申请人:夏普株式会社