专利名称：芯片封装体及其制造方法
技术领域：
本发明涉及一种电子封装，特别是涉及一种具有多重芯片的芯片封装体及其制造 方法。
背景技术：
随着电子或光电产品诸如数字相机、具有影像拍摄功能的手机、条码扫描器(bar code reader)以及监视器需求的增加，半导体技术发展的相当快速，且半导体芯片的尺寸 有微缩化(miniaturization)的趋势，而其功能也变得更为复杂。
因此，两个以上的半导体芯片通常为了效能上的需求而置放于同一密封的封装 体，以助于操作上的稳定。然而，由于多重的半导体芯片的定位(position)相对于单一半 导体芯片而言需要更高的精确度(precision)，因而增加半导体封装的困难度，使其合格率 降低。
因此，有必要寻求一种新的封装体结构，其能够解决上述的问题。 发明内容
有鉴于此，本发明一实施例提供一种芯片封装体，包括一承载基板以及设置于承 载基板上的至少两个半导体芯片，其中每一半导体芯片包括多个导电垫。一定位结构设置 于承载基板上，以固定半导体芯片位于承载基板上的位置。一填充材料层形成于承载基板 上并覆盖半导体芯片及定位结构，其中填充材料层具有多个开口，以对应露出导电垫。一重 布局层设置于填充材料层上，且经由开口而电连接至导电垫。一保护层覆盖填充材料层及 重布局层。多个导电凸块设置于保护层上，且电连接至重布局层。
本发明另一实施例提供一种芯片封装体，包括具有多个第一导电垫的一第一半 导体芯片以及设置于第一半导体芯片上的至少一第二半导体芯片，其中第二半导体芯片具 有多个第二导电垫。一定位结构，设置于第一半导体芯片上，以固定第二半导体芯片位于第 一半导体芯片上的位置。一第一重布局层，设置于第一半导体芯片上且电连接至第一导电 垫。一填充材料层形成于第一半导体芯片上并覆盖第二半导体芯片、定位结构及第一重布 局层，其中填充材料层具有多个第一开口以对应露出第二导电垫，且具有多个第二开口以 露出部分的第一重布局层。一第二重布局层设置于填充材料层上，且经由第一开口而电连 接至第二导电垫并经由第二开口而电连接至第一重布局层。一保护层覆盖填充材料层及第 二重布局层。多个导电凸块设置于保护层上，且电连接至第二重布局层。
本发明一实施例提供一种芯片封装体的制造方法，包括提供一承载基板；在承 载基板上形成一定位结构；提供至少两个半导体芯片在承载基板上，并通过定位结构固定 半导体芯片位于承载基板上的位置，其中每一半导体芯片包括多个导电垫；在承载基板上 形成一填充材料层，并覆盖半导体芯片及定位结构，其中填充材料层具有多个开口，以对应 露出导电垫；在填充材料层上形成一重布局层，使重布局层经由开口而电连接至导电垫； 在填充材料层及重布局层覆盖一保护层；在保护层上形成多个导电凸块，且电连接至重布局层。
本发明另一实施例提供一种芯片封装体的制造方法，包括提供一第一半导体芯 片，其包括多个第一导电垫；在第一半导体芯片上形成一定位结构及一第一重布局层，其中 第一重布局层电连接至第一导电垫；提供至少一第二半导体芯片在第一半导体芯片上，并 通过定位结构固定第二半导体芯片位于第一半导体芯片上的位置，其中第二半导体芯片包 括多个第二导电垫；在第一半导体芯片上形成一填充材料层，并覆盖第二半导体芯片、定 位结构及第一重布局层，其中填充材料层具有多个第一开口以对应露出第二导电垫，且具 有多个第二开口以露出部分的第一重布局层；在填充材料层上形成一第二重布局层，使第 二重布局层经由第一开口而电连接至第二导电垫，并经由第二开口而电连接至第一重布局 层；在填充材料层及第二重布局层覆盖一保护层；在保护层上形成多个导电凸块，且电连 接至该第二重布局层。
图1至图3分别为本发明不同实施例的芯片封装体剖面示意图4A至图4E为本发明实施例的芯片封装体的制造方法剖面示意图5A至图5F为本发明另一实施例的芯片封装体的制造方法剖面示意图；及
图6A至图6D分别为本发明不同实施例的定位结构平面示意图。
主要元件符号说明
100 承载基板；IOOa 凹槽；IOlaUOlb 粘着层；102a 定位结构；102b、 106 重布局层；104 填充材料层；104a、104b 开口 ；108 保护层；110 导电凸块； 201,202,301 半导体芯片；201a、202a、301a 导电垫。
具体实施方式
以下说明本发明实施例的制作与使用。然而，可轻易了解本发明所提供的实施例 仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
请参照图1至图3，其为根据本发明不同实施例的芯片封装体剖面示意图。在本 发明的封装体实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)，例如(opto electronic devices) ,UMl^M^E (Micro Electro Mechanical Systems, MEMS)、微流体系统(microfluidic systems)、或利用热、光线及压力等物理量变 化来测量的物理感测器(physical sensor)。特别是可选择使用晶片级封装制作工艺对影 像感测器、发光二极管、太阳能电池、射频元件(RF circuits)、加速计(accelerators)、陀 螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printer heads)等半导体芯片进行封装。
上述晶片级封装制作工艺主要指在晶片阶段完成封装步骤后，再予以切割成独 立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶 片上，再进行封装制作工艺，也可称之为晶片级封装制作工艺。上述晶片级封装制作工 艺也适用于通过堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路 (multi-layer integrated circuitdevices)白勺封装体0
请参照图1，芯片封装体包括一承载基板100，例如一空白的硅晶片(raw silicon wafer)或其他不含电路的半导体基板切割而成，其上可放置多个半导体芯片。在 本实施例中，至少两个半导体芯片201及202分别经由粘着层IOla及IOlb而设置于承载 基板100上。再者，半导体芯片201及202分别包括多个导电垫201a及20加。
一定位结构10 及一重布局层10 设置于承载基板100上，其中定位结构10 邻近于或稍微接触半导体芯片201及202，用以作为一防滑装置(shifting stopper)，以固 定半导体芯片201及202位于承载基板100上的位置。在一实施例中，定位结构10 可 由非透明的绝缘材料或金属所构成，用以同时作为放置半导体芯片201及202的对准标记 (alignment mark，AM)。特别的是定位结构10 与重布局层102b可由同一金属层所构成， 以同时作为应力缓冲层。在其他实施例中，定位结构10 也可由透明的绝缘材料所构成。
一填充材料层104，例如一干膜(dry film)或其他高分子材料，形成于承载基板 100上并覆盖半导体芯片201及202、定位结构10 及重布局层10沘。填充材料层104具 有多个开口 10 以露出部分的重布局层102b且具有多个开口 104b以露出半导体芯片201 及202的导电垫201a及20加。
一重布局层106，例如一扇出(fan-out)型重布局层，设置于填充材料层104上，经 由填充材料层104内的开口 10 而电连接至重布局层102b，且经由开口 104b而分别电连 接至半导体芯片201及202的导电垫201a及20加。
一保护层108，例如一防焊层(solder mask)，覆盖填充材料层104及重布局层 106。保护层108具有多个开口以局部露出下方对应的重布局层106。多个导电凸块110对 应设置于保护层108的开口内而与对应的重布局层106电连接。
请参照图2，其中相同于图1的部件使用相同的标号并省略其相关说明。不同于图 1的实施例，在本实施例中，至少一半导体芯片设置于另一半导体芯片上方而构成一多重芯 片堆叠结构。例如，半导体芯片201及202分别经由粘着层IOla及IOlb而设置于一半导 体芯片301的一绝缘层302上，同样地，半导体芯片301包括多个导电垫301a，其嵌入于绝 缘层302内。再者，一定位结构10 及一重布局层102b设置于半导体芯片301上，其中重 布局层102b电连接至半导体芯片301的导电垫301a。
请参照图3，其中相同于图1及图2的部件使用相同的标号并省略其相关说明。不 同于图1及图2的实施例，在本实施例中，承载基板100的表面具有一凹槽(cavity) IOOa0 凹槽IOOa作为一定位结构，使半导体芯片301经由凹槽IOOa而自对准地嵌入于承载基板 100 内。
以下配合图4A至图4E说明根据本发明实施例的芯片封装体的制造方法。请参照 图4A，提供一承载基板100，例如一空白的硅晶片(raw siliconwafer)或其他不含电路的 半导体基板，其上具有多个芯片承载区(未绘示)，用以在每一芯片承载区对应放置半导体 芯片。接着，在承载基板100上沉积一金属层(未绘示)。之后通过现有微影及蚀刻技术定 义金属层，以在承载基板100上形成一定位结构10 及一重布局层102b。定位结构10 用以作为防滑装置及对准标记，以进行后续所放置半导体芯片的对位(alignment)及固定 其位于承载基板100上的位置。在本实施例中，由于定位结构10 及重布局层102b由同 一金属层所构成，故可同时作为应力缓冲层并简化制作工艺步骤。在其他实施例中，定位结 构10 也可由非透明或透明的绝缘材料所构成，而重布局层102b则由金属材料所构成。
图6A至图6D为根据本发明不同实施例的定位结构102a，其中相同于图1的部件 使用相同的标号并省略其说明。在一实施例中，定位结构10 包括至少两个岛状物，且分 别邻近于对应的芯片承载区(如虚线区所示)的至少两个对角。举例而言，如图6A所示， 定位结构10 的岛状物具有L形的上视轮廓且邻近于芯片承载区的四个角落，用以在后续 接合半导体芯片时，作为芯片对准标记及/或芯片防滑装置。
在另一实施例中，定位结构10 包括至少两个岛状物，分别邻近于对应的芯片承 载区的至少两个对边或至少两个邻边。举例而言，如图6B及图6C所示，定位结构10 的 岛状物具有矩形或方型的上视轮廓，其邻近且环绕于对应的芯片承载区的所有边缘。在另 一实施例中，定位结构10 可为一环形物且环绕对应的芯片承载区，如图6D所示。
请参照图4B，提供至少两个半导体芯片201及202，其分别包括多个导电垫201a 及202a。接着，通过粘着层IOla及101b，分别将半导体芯片201及202贴附于承载基板100 的芯片承载区(如图6A至图6D的虚线区所示)。由于粘着层IOla及IOlb在硬化之前可 能导致半导体芯片201及202位移的现象，进而使后续制作工艺发生对位偏差，因此通过形 成邻近于或稍微接触半导体芯片201及202的定位结构102a，使半导体芯片201及202的 位移量控制在可容许误差之内。在另一实施例中，也可通过定位结构102作为对准标记，以 使半导体芯片201及202精准地设置于承载基板100上。
请参照图4C，在承载基板100上形成一填充材料层104，例如一干膜(dryfilm)或 其他高分子材料，并覆盖半导体芯片201及202、定位结构10 及重布局层102b。由于填 充材料层104在硬化时可能产生收缩应力，因此可通过定位结构10 及重布局层102b作 为缓冲层，以降低填充材料层104所产生的应力，确保制作工艺稳定度。接着，通过现有微 影及蚀刻技术在填充材料层104内形成多个开口 10 以露出部分的重布局层102b，且形成 多个开口 104b以露出半导体芯片201及202的导电垫201a及20加。
请参照图4D，一扇出式重布局层106形成于填充材料层104上，其经由填充材料层 104内的开口 10 而电连接至重布局层102b，且经由填充材料层104内的开口 104b而电 连接至半导体芯片201及202的导电垫201a及20加。重布局层106可由铝、铜、或其他现 有导线材料所构成，并通过现有沉积技术所形成，例如电镀、无电镀、或物理气相沉积。
请参照图4E，在填充材料层104及重布局层106上覆盖一保护层108，例如一防 焊层(solder mask) 0接着，通过现有微影及蚀刻制作工艺，在保护层108内形成多个开 口以局部露出下方对应的重布局层106。接着，在保护层108的开口内对应形成多个导电 凸块110，使导电凸块110经由重布局层106电连接至半导体芯片201及202。在一实施 例中，可在形成导电凸块110之前，在露出的重布局层106上形成凸块底部金属(under bumpmetallization, UBM)层(未绘不)。
之后，可将承载基底100研磨至所需的厚度并切割承载基底100及其上方的填充 材料层104及保护层108，以形成单独的芯片封装体，如图1所示。
以下配合图5A至图5F说明根据本发明另一实施例的芯片封装体的制造方法，其 中相同于图4A至图4E的部件使用相同的标号并省略其相关说明。请参照图5A，提供一承 载基板100。在本实施例中，承载基板100的表面具有一凹槽(cavity) 100a。凹槽100a作 为一定位结构，可使后续所放置的半导体芯片经由凹槽100a而自对准地嵌入于承载基板 100 内。
请参照图5B，提供一半导体芯片301，其表面具有一绝缘层302。绝缘层302表面 具有至少一芯片承载区(未绘示)，用以放置半导体芯片。再者，半导体芯片301包括多个 导电垫301a，其嵌入于绝缘层302内。接着，在承载基板100上沉积一金属层(未绘示)。 之后通过现有微影及蚀刻技术定义金属层，以在半导体芯片301上形成一定位结构10 及 一重布局层102b。在本实施例中，重布局层102b可延伸至半导体芯片301外侧的承载基 板100上。再者，重布局层102b电连接至半导体芯片301的导电垫301a。另外，定位结构 10 可包括至少二个岛状物，且分别邻近于对应的芯片承载区的至少二个对角。在另一实 施例中，定位结构10 可包括至少二个岛状物，分别邻近于对应的芯片承载区的至少两个 对边或至少两个邻边。在另一实施例中，定位结构10 可为一环形物且环绕对应的芯片承 载区，如图6D所示。
请参照图5C，提供至少一半导体芯片在半导体芯片301上。举例而言，提供两个半 导体芯片201及202，并通过导电粘着层IOla及IOlb分别将半导体芯片201及202贴附于 半导体芯片301的绝缘层302上。同时，通过绝缘层302上方的定位结构10 固定半导体 芯片201及202位于半导体芯片301上的位置。
请参照图5D，在承载基板100上形成一填充材料层104，并覆盖半导体芯片201、 202及301、定位结构10 及重布局层102b。接着，通过现有微影及蚀刻技术在填充材料层 104内形成多个开口 10 及104b。
请参照图5E，一扇出式重布局层106形成于填充材料层104上，其经由填充材料层 104内的开口 10 而电连接至重布局层102b，且经由填充材料层104内的开口 104b而电 连接至半导体芯片201及202的导电垫201a及20加。
请参照图5F，在填充材料层104及重布局层106上覆盖一保护层108，例如一防焊 层。接着，在保护层108内形成多个开口以局部露出下方对应的重布局层106。接着，在保 护层108的开口内对应形成多个导电凸块110，使导电凸块110经由重布局层106电连接至 半导体芯片201及202。
之后，可将承载基底100研磨至所需的厚度并切割承载基底100及其上方的填充 材料层104及保护层108，以形成单独的芯片封装体，如图3所示。
根据上述实施例，由于半导体芯片可通过定位结构而精准地固定于承载基板或其 他半导体芯片上，因此可提高多重的半导体芯片的定位(position)精确度而降低半导体 封装的困难度。再者，由于承载基板与填充材料层之间具有重布局层及定位结构，因此可减 少填充材料层的体积而降低填充材料层硬化时所产生的应力，进而提升制作工艺稳定度。
虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何所属 技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作更动与润饰，因此本发明 的保护范围应以附上的权利要求所界定的为准。
权利要求
1.一种芯片封装体，包括 承载基板；至少两个半导体芯片，设置于该承载基板上，其中每一半导体芯片包括多个导电垫； 定位结构，设置于该承载基板上，以固定些半导体芯片位于该承载基板上的位置； 填充材料层，形成于该承载基板上并覆盖该些半导体芯片及该定位结构，其中该填充 材料层具有多个第一开口，以对应露出该多个导电垫；第一重布局层，设置于该填充材料层上，且经由该多个第一开口而电连接至该多个导 电垫；保护层，覆盖该填充材料层及该第一重布局层；以及 多个导电凸块，设置于该保护层上，且电连接至该第一重布局层。
2.如权利要求1所述的芯片封装体，还包括一第二重布局层，位于该承载基板与该填 充材料层之间。
3.如权利要求2所述的芯片封装体，其中该填充材料层具有多个第二开口以露出部 分的该第二重布局层，且该第一重布局层经由该多个第二开口而电连接至该该第二重布局层。
4.如权利要求2所述的芯片封装体，其中该定位结构与该第二重布局层由同一金属层 所构成，以同时作为应力缓冲层。
5.如权利要求1所述的芯片封装体，其中该定位结构包括透明或非透明的绝缘材料。
6.如权利要求1所述的芯片封装体，其中该定位结构包括多个岛状物，邻近于每一半 导体芯片的至少两个对角、至少两个对边或至少两个邻边。
7.如权利要求1所述的芯片封装体，其中该定位结构包括两个环状物，分别环绕对应 的该些半导体芯片。
8.—种芯片封装体，包括第一半导体芯片，包括多个第一导电垫；至少一第二半导体芯片，设置于该第一半导体芯片上，其中该第二半导体芯片包括多 个第二导电垫；定位结构，设置于该第一半导体芯片上，以固定该第二半导体芯片位于该第一半导体 芯片上的位置；第一重布局层，设置于该第一半导体芯片上且电连接至该多个第一导电垫； 填充材料层，形成于该第一半导体芯片上并覆盖该第二半导体芯片、该定位结构及该 第一重布局层，其中该填充材料层具有多个第一开口以对应露出该多个第二导电垫，且具 有多个第二开口以露出部分的该第一重布局层；第二重布局层，设置于该填充材料层上，且经由该多个第一开口而电连接至该多个第 二导电垫并经由该多个第二开口而电连接至该第一重布局层； 保护层，覆盖该填充材料层及该第二重布局层；以及 多个导电凸块，设置于该保护层上，且电连接至该第二重布局层。
9.如权利要求8所述的芯片封装体，其中该定位结构与该第一重布局层由同一金属层 所构成，以同时作为应力缓冲层。
10.如权利要求8所述的芯片封装体，其中该定位结构包括透明或非透明的绝缘材料。
11.如权利要求8所述的芯片封装体，其中该定位结构包括多个岛状物，邻近于该第二 半导体芯片的至少两个对角、至少两个对边或至少两个邻边。
12.如权利要求8所述的芯片封装体，其中该定位结构包括至少一环状物，以环绕该第 二半导体芯片。
13.如权利要求8所述的芯片封装体，还包括一承载基板，其表面具有一凹槽，使该第 一半导体芯片经由该凹槽而嵌入该承载基板。
14.一种芯片封装体的制造方法，包括 提供一承载基板；在该承载基板上形成一定位结构；提供至少两半导体芯片在该承载基板上，并通过该定位结构固定该多个半导体芯片位 于该承载基板上的位置，其中每一半导体芯片包括多个导电垫；在该承载基板上形成一填充材料层，并覆盖该多个半导体芯片及该定位结构，其中该 填充材料层具有多个第一开口，以对应露出该多个导电垫；在该填充材料层上形成一第一重布局层，使该第一重布局层经由该多个第一开口而电 连接至该多个导电垫；在该填充材料层及该第一重布局层覆盖一保护层；以及 在该保护层上形成多个导电凸块，且电连接至该第一重布局层。
15.如权利要求14所述的芯片封装体的制造方法，还包括在该承载基板与该填充材料 层之间形成一第二重布局层。
16.如权利要求15所述的芯片封装体的制造方法，其中该填充材料层具有多个第二开 口以露出部分的该第二重布局层，且该第一重布局层经由该多个第二开口而电连接至该该 第二重布局层。
17.如权利要求15所述的芯片封装体的制造方法，其中该定位结构与该第二重布局层 由同一金属层所构成，以同时作为应力缓冲层。
18.如权利要求14所述的芯片封装体的制造方法，其中该定位结构包括透明或非透明 的绝缘材料。
19.如权利要求14所述的芯片封装体的制造方法，其中该定位结构包括多个岛状物， 邻近于每一半导体芯片的至少两个对角、至少两个对边或至少两个邻边。
20.如权利要求14所述的芯片封装体的制造方法，其中该定位结构包括两个环状物， 分别环绕对应的该多个半导体芯片。
21.一种芯片封装体的制造方法，包括 提供一第一半导体芯片，其包括多个第一导电垫；在该第一半导体芯片上形成一定位结构及一第一重布局层，其中该第一重布局层电连 接至该多个第一导电垫；提供至少一第二半导体芯片在该第一半导体芯片上，并通过该定位结构固定该第二半 导体芯片位于该第一半导体芯片上的位置，其中该第二半导体芯片包括多个第二导电垫；在该第一半导体芯片上形成一填充材料层，并覆盖该第二半导体芯片、该定位结构及 该第一重布局层，其中该填充材料层具有多个第一开口以对应露出该多个第二导电垫，且 具有多个第二开口以露出部分的该第一重布局层；在该填充材料层上形成一第二重布局层，使该第二重布局层经由该多个第一开口而电 连接至该多个第二导电垫，并经由该多个第二开口而电连接至该第一重布局层；在该填充材料层及该第二重布局层覆盖一保护层；以及在该保护层上形成多个导电凸块，且电连接至该第二重布局层。
22.如权利要求21所述的芯片封装体的制造方法，其中该定位结构与该第一重布局层 由同一金属层所构成，以同时作为应力缓冲层。
23.如权利要求21所述的芯片封装体的制造方法，其中该定位结构包括透明或非透明 的绝缘材料。
24.如权利要求21所述的芯片封装体的制造方法，其中该定位结构包括多个岛状物， 邻近于该第二半导体芯片的至少两个对角、至少两个对边或至少两个邻边。
25.如权利要求21所述的芯片封装体的制造方法，其中该定位结构包括至少一环状 物，以环绕该第二半导体芯片。
26.如权利要求21所述的芯片封装体的制造方法，还包括提供一承载基板，其表面具 有一凹槽，以将该第一半导体芯片经由该凹槽而嵌入该承载基板。
全文摘要
本发明公开一种芯片封装体，包括一承载基板以及设置于其上的至少两个半导体芯片。每一半导体芯片包括多个导电垫。一定位结构设置于承载基板上，以固定半导体芯片位于承载基板上的位置。一填充材料层形成于承载基板上并覆盖半导体芯片及定位结构，具有多个开口以对应露出导电垫。一重布局层设置于填充材料层上，且经由开口而电连接至导电垫。一保护层覆盖填充材料层及重布局层。多个导电凸块设置于保护层上，且电连接至重布局层。本发明也揭示上述芯片封装体的制造方法。
文档编号H01L23/13GK102034799SQ20101000154
公开日2011年4月27日 申请日期2010年1月8日 优先权日2009年10月7日
发明者张恕铭, 陈伟铭 申请人:精材科技股份有限公司