半导体封装结构及其制造方法

专利名称：半导体封装结构及其制造方法
技术领域：
本发明涉及一种半导体封装结构及一种制造该半导体封装结构的方法。具体而 言，本发明涉及一种包含多个芯片的半导体封装结构，这些芯片是垂直叠层并利用超声波 接合(ultrasonic bonding)方法透过直通硅晶栓塞(throughsilicon plugs)达成电性互 连及电性连接至一基板单元。此外，可设置测试垫(testpad)于该基板单元或芯片上，以利 于制程控制。
背景技术：
高阶半导体封装的趋势是朝构装型式小型化、同时提高电性效能发展。这使得工 业产品及消费产品变得日益快速、廉价和小巧。一常见实例是利用已知材料及组装制程将 多个存储器芯片叠层于一半导体封装体中，并测试所得的多芯片式封装体。通常，各叠层芯 片与基板间的电性连接系透过打线接合达成(wire bonding) 0也可叠层不同类型的芯片， 但代价是电性复杂度、热传复杂度及机械特性复杂度升高，以及因封装体内的系统层阶复 杂度增大而难以达到高的封装良率(yield)。直通硅晶穿孔(through silicon vias ;TSV)，或更确切而言，直通硅晶栓塞 (through silicon plugs ;TSP)，为用以在高阶半导体封装中提高集成度及缩小构装型式/ 形体因数(form factor)的一常用替代方法。顾名思义，半导体装置的背面与正面的电性 连接使得以往仅有一个芯片的封装体中可垂直地组装多个芯片。因此，可将更多半导体装 置整合成一更小的构装形体。此外，也可将不同类型的半导体芯片整合于一单一封装体中， 以形成所谓的系统级封装(system in a package ；SIP) 0无论使用何种方法，封装体在印 刷电路板(printedcircuit board ；PCB)上的占用面积(footprint)皆是缩小的，此又会降 低最终产品成本。最后，因基板上的一个接点可供应多个芯片，是故利用直通硅晶栓塞互连 各芯片可减少基板所需的电性接点数量，此亦有助于简化组装制程和提高良率。直通硅晶栓塞的应用也符合高效能所需的更严格的传讯(signaling)要求。直通 硅晶栓塞可就其材料、形状及尺寸作相关设计，借以提供叠层芯片之间以及封装体内的电 性连接高导电率及低电感量，俾利于有效地传递功率及提高信号品质。此外，利用直通硅晶 栓塞结构可减少使用复杂打线接合的需要，因在叠层式封装体的批量生产中，各该芯片无 需如目前的存储器装置一般单独电性连接至基板。此外，因打线接合具有降低信号品质的 电感特性，尤其是在高频下，故不使用打线接合可提高在一给定频率下的信号品质。或者， 于日趋变小和变快的半导体装置及封装体中，透过消除寄生电感，使信号品质得以提升，因 而可达到更高频率的传输。通常，高效能、小形体因数的封装体制造成本高昂。当考虑使用直通硅晶栓塞于一 个封装体内形成三维半导体装置时，尤其如此。举例而言，现有不同的竞争方法可供用于构 建利用直通硅晶栓塞的叠层芯片。例如所谓的芯片对芯片(chip on chip ；CoC)方法，其中 将经测试及单分(singulated)的多个芯片排列成一叠层配置。或者，晶圆对晶圆(wafer to wafer ；ffoff)方案，此方案设想在单分之前以晶圆形式叠层芯片，但其存在预期的良率损失，如相应晶圆上的良好芯片与坏芯片垂直叠层的可能。再一种方法是在晶圆上预先识别 出的良好芯片的位置上分别叠层单分的芯片(chip-on-wafer ；CoW)。各该方法的实施皆需要改变制程。基本上，直通硅晶穿孔/栓塞的制作方法及 位置等相关技术目前仍未明朗，举凡等离子蚀刻(Plasma etching)到激光钻孔(laser drilling)技术等。某些制程可能较适合实施于制作集成电路的前端半导体制造厂，而其 它方法则可能较适合实施于后端封装及组装厂。另外，并无通用的直通硅晶栓塞接合方 法。目前叠层芯片间的电性连接可透过不同技术达成，例如直接氧化熔融接合(direct oxidizing fusion bonding)、铜-铜接合、金-金接合、金-锡接合、粘合(adhesion bonding)或表面活化接合(surface activationbonding)。新制程及材料的使用会增加直 通硅晶栓塞芯片叠层时的复杂度及良率损失，进而增加成本。无论选用何种制程及整合方式，皆在实施中存在明显的风险及不确定性。因复杂 度增大以及可能良率损失亦增大，利用直通硅晶栓塞的叠层封装的制造成本将更为高昂。 因此，直通硅晶栓塞的开发趋势系着重于具价格优势的高效能系统，以补偿利用直通硅晶 栓塞构造叠层式封装所需的制程的成本及复杂度。因此，需要使成本及与其应用相关的相 应风险最小化，以使直通硅晶栓塞适应并有利于现有基础结构及制程以及对价格敏感的市 场，进而具有更广的应用。

发明内容
本发明的一目的在于提供一种半导体封装结构，包含一基板单元及一第一芯片叠 层结构。该基板单元包含形成于其上的一电路结构及也定义于其上的一芯片迭置区。该 电路结构具有多个焊垫及多个测试垫，各该焊垫设置于该芯片迭置区内且与各该测试垫连 接。或者，这些测试垫可用作永久电性连接或信号输入的接点，以用于存储器半导体芯片的 备用存储器修复。该第一芯片叠层结构包含多个芯片，各该芯片具有一上表面、与该上表面 相对的一下表面以及多个直通硅晶栓塞，这些直通硅晶栓塞是使该上表面与该下表面间相 互电性连接。各该直通硅晶栓塞具有自该上表面或该下表面突出的一第一电极，且二相邻 芯片的这些直通硅晶栓塞适于分别透过该第一电极电性连接。该第一芯片叠层结构是设置 于该基板单元的该芯片迭置区，且至少一部分该直通硅晶栓塞电性连接至该焊垫，且这些 测试垫排列设置于该芯片迭置区之外。与这些直通硅晶栓塞的电性连接是透过恰当的接合 制程而达成。本发明的另一目的在于提供一种制造一半导体封装结构的方法。该制造方法包含 下列步骤提供一基板，该基板包含多个基板单元，各该基板单元具有一电路结构及定义于 其上的一芯片迭置区，该电路结构具有多个焊垫及多个测试垫，各该焊垫排列设置于该芯 片迭置区内且与各该测试垫连接，且这些测试垫排列设置于该芯片迭置区之外；于该芯片 迭置区上形成一第一密封层；透过该第一密封层贴附一第一芯片于该芯片迭置区之上，该 第一芯片具有一第一上表面、一第一下表面及多个直通硅晶栓塞，这些直通硅晶栓塞设置 于该第一芯片中以使该第一上表面与该第一下表面间相互电性连接，各该直通硅晶栓塞具 有自该第一上表面或该第一下表面突出的一第一电极；电性连接该第一芯片的至少一部分 这些直通硅晶栓塞至这些焊垫，其中该第一密封层填充该第一芯片与该基板单元间的一空 隙；于该第一上表面形成一第二密封层；透过该第二密封层贴附一第二芯片于该第一上表面，该第二芯片具有一第二上表面、一第二下表面及多个直通硅晶栓塞，这些直通硅晶栓塞 设置于该第二芯片中以使该第二上表面与该第二下表面间相互电性连接，各该直通硅晶栓 塞具有自该第二上表面或该第二下表面突出的一第二电极；以及电性连接该第二芯片的至 少一部分这些直通硅晶栓塞至相应的该第一芯片的这些直通硅晶栓塞，其中该第二密封层 填充该第一芯片与该第二芯片间的一空隙。本发明的再一目的在于提供一种半导体封装结构，包含一第一半导体芯片及一 第二半导体芯片。该第一半导体芯片具有一第一上表面、一第一下表面、多个测试垫、定义 于该第一上表面上的一第一芯片迭置区以及设置于该第一半导体芯片中的多个直通硅晶 栓塞，这些直通硅晶栓塞使该第一上表面与该第一下表面间相互电性连接。各该直通硅晶 栓塞具有自该第一上表面或该第一下表面突出的一第一电极，各该测试垫排列设置于该第 一芯片迭置区之外且连接各该直通硅晶栓塞。该第二半导体芯片具有一第二上表面、一第 二下表面、多个测试垫、定义于该第二上表面上的一第二芯片迭置区以及设置于该第二半 导体芯片中的多个直通硅晶栓塞，这些直通硅晶栓塞使该第二上表面与该第二下表面间相 互电性连接。各该直通硅晶栓塞具有自该第二上表面或该第二下表面突出的一第二电极， 各该测试垫排列设置于该第二芯片迭置区之外且连接各该直通硅晶栓塞。该第二半导体芯 片设置于该第一芯片迭置区上且该第二半导体芯片的至少一部分这些直通硅晶栓塞与相 应的该第一半导体芯片的这些直通硅晶栓塞电性连接。本发明的又一目的在于提供一种制造一半导体封装结构的方法。该制造方法包 含下列步骤提供具有至少一芯片的一第一半导体元件，该至少一芯片具有一第一上表面、 一第一下表面、多个测试垫、定义于该第一上表面上的一第一芯片迭置区及设置于该芯片 中的多个直通硅晶栓塞，这些直通硅晶栓塞使该第一上表面与该第一下表面间相互电性连 接，各该直通硅晶栓塞具有自该第一上表面或该第一下表面突出的一第一电极，各该测试 垫排列设置于该第一芯片迭置区之外且连接各该直通硅晶栓塞；于该第一芯片迭置区上形 成一第一密封层；透过该第一密封层贴附一第二半导体元件于该第一芯片迭置区上，该第 二半导体元件具有一第二上表面、一第二下表面、多个测试垫、定义于该第二上表面上的一 第二芯片迭置区及设置于第二半导体元件中的多个直通硅晶栓塞，这些直通硅晶栓塞使该 第二上表面与该第二下表面间相互电性连接，各该直通硅晶栓塞具有自该第二上表面或该 第二下表面突出的一第二电极，各该测试垫排列设置于该第二芯片迭置区之外且连接各该 直通硅晶栓塞；以及电性连接该第二半导体元件的至少一部分这些直通硅晶栓塞与对应的 该第一半导体元件的这些直通硅晶栓塞，其中该第一密封层填充该第一半导体元件与该第 二半导体元件间的一空隙。


为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具 体实施方式作详细说明，其中图Ia为根据本发明一第一实施例的一半导体封装结构的局部剖视图；图Ib为根据本发明第一实施例的一半导体封装结构中第一芯片叠层结构的一部 分的剖视图；图2为可应用于本发明第一实施例的一芯片的示意图3为根据本发明一第二二实施例的一半导体封装结构的局部剖视图
图4为根据本发明一第三三实施例的一半导体封装结构的剖视图5为根据本发明一第四实施例的一半导体封装结构的剖视图6为根据本发明一第五实施例的一半导体封装结构的局部剖视图
图7为根据本发明一第六实施例的一半导体封装结构的局部剖视图
图8a-8f为一种用于制造本发明的半导体封装结构的方法的流程图
图9为根据本发明一第七实施例的一半导体封装结构的剖视图10为根据本发明第七实施例的一芯片叠层结构的剖视图11为根据本发明第七实施例的另一芯片叠层结构的剖视图；以及
图12为本发明半导体封装结构的基板单元的卷带式传输的示意图。
主要元件符号说明
1 半导体封装结构3 半导体封装结构
4 半导体封装结构5 半导体封装结构
6 半导体封装结构7 半导体封装结构
10 芯片叠层结构11 芯片叠层结构
12 基板100 基板单元
102 芯片迭置区103 电路结构
103a 连接电路103b 测试垫
107 直通硅晶栓塞110 下部电极
111 第一芯片叠层结构Illa 芯片
Illb 芯片Illc 芯片
Illd 芯片121 密封层
130 探针201 芯片
203 上部电极205 下部电极
207 直通硅晶栓塞300 基板单元
302 芯片迭置区303 电路结构
307 直通硅晶栓塞311 第一芯片叠层结构
311a 第一芯片311b 第二芯片
311c 第三芯片321 密封层
400 基板单元402 芯片迭置区
403 电路结构403a 连接电路
403b 测试垫403c 焊垫
407 直通硅晶栓塞411 第一芯片叠层结构
411a 第一芯片411b 第二芯片
411c 第三芯片411d:第四芯片
421 密封层500 基板单元
502 芯片迭置区503 接垫
507 直通硅晶栓塞511 第一芯片叠层结构
511a 第一芯片511b 第二芯片511c 焊垫 540 焊线 602 芯片迭置区 603a 连接电路 603c 第二焊垫 608 下部电极 611a 芯片
613 第二芯片叠层结构
613b 芯片
615 绝缘粘着层
640 焊线
702 芯片迭置区
703a 连接电路
704 无源组件
707 直通硅晶栓塞
711a 第一芯片
713c 焊垫
800 治具平台
801a 上表面
803 电路结构
803b 测试垫
805 第一芯片
805b 第一下表面
806b 下部电极
811 注射器
815a 第二上表面
816a 上部电极
819 直通硅晶栓塞
821a 第一密封层
830 探针
901a 第一半导体芯片 903 第二半导体芯片 903c 连接电路 910 第一电极 921 第一密封层 1003a 连接电路 1007 直通硅晶栓塞 1011a:半导体芯片 IOllc 半导体芯片
521 密封层 600 基板单元 603 电路结构 603b 测试垫 607 直通硅晶栓塞 611 第一芯片叠层结构 611b 芯片 613a 芯片 613c 第三焊垫 621 密封层 700 基板单元 703 电路结构 703b 测试垫 705 间隔件 711 第一芯片叠层结构 711b 第二芯片 740 焊线
801基板单元
802芯片迭置区 803a 连接电路 803c 焊垫
805a 第一上表面 806a 上部电极 809 直通硅晶栓塞 815 第二芯片 815b 第二下表面 816b 下部电极 820 压合工具 821b 第二密封层
901晶圆
902第一芯片迭置区 903b 测试垫
907 直通硅晶栓塞 912 第二电极 950 切割刀 1003b 测试垫 1010 上部电极 IOllb 半导体芯片 IOlld 半导体芯片
IOlla'芯片迭置区IOllc'芯片迭置区1021 密封层
1011b，芯片迭置区 IOlld'芯片迭置区 Illla 半导体芯片 Illlc 半导体芯片 Illla'芯片迭置区Illlb:半导体芯片lllld:半导体芯片1111b，芯片迭置区 1111c，芯片迭置区lllld，芯片迭置区
具体实施例方式以下将通过实施例来解释本发明的内容，本发明涉及一种半导体封装结构以及一 种制造半导体封装结构的方法。然而，本发明的实施例并非用以限制本发明须在如实施例 所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发 明的目的，而非用以限制本发明。需要说明的是，以下实施例及图式中，与本发明非直接相 关的元件已省略而未绘示；且为求容易了解，图式中各元件间的尺寸关系是以夸大方式示 出ο图Ia为根据本发明一第一实施例的一半导体封装结构1的局部剖视图。半导体封 装结构1包含一基板单元100、一第一芯片叠层结构111及多个密封层121。基板单元100 具有定义于其上的一芯片迭置区102及形成于其上的一电路结构103。电路结构103具有 多个连接电路103a、多个测试垫103b及多个焊垫(图未示出)。各该焊垫(图未示出)排 列设置于芯片迭置区102中，且各该测试垫103b排列设置于芯片迭置区102之外。连接电 路103a连接这些焊垫(图未示出)与这些测试垫103b。于本实施例中，形成于基板单元 100上的一绝缘保护层(图未示出)仅暴露出用于外部接点的焊垫及测试垫103b，并覆盖 连接电路103a以防止污染或电路桥接。更具体而言，基板单元100上的该绝缘保护层为一 防焊层(solder mask)。然而，于其他实施例中，这些焊垫、连接电路及测试垫可全部保持不 被防焊层所覆盖。第一芯片叠层结构111设置于基板单元100的芯片迭置区102上。第一芯片叠层 结构111包含多个芯片llla、lllb、lllc及llld。各该芯片111a、111b、Illc及Illd具有 一上表面、与该上表面相对的一下表面，以及设置于其中的多个直通硅晶栓塞107，这些直 通硅晶栓塞107使上表面与下表面之间形成电性互连。各该直通硅晶栓塞107包含自该下 表面突出的一下部电极110，且二相邻芯片的这些直通硅晶栓塞107分别通过下部电极110 电性连接。具体而言，芯片llla、lllb、lllc及Illd的直通硅晶栓塞107仅包含下部电极 110。芯片Illb迭置于芯片Illa上，使芯片Illb的下部电极110相应连接至芯片Illa的 直通硅晶栓塞107。芯片Illc及Illd相应地依序向上叠层。因而，二相邻芯片的直通硅晶 栓塞107透过芯片111a、111b、Illc及Illd的下部电极110而彼此可靠地接合。由图Ia可见，各该芯片llla、lllb、lllc及Illd的直通硅晶栓塞107分别经由 下部电极Iio而电性连接至一相邻芯片的直通硅晶栓塞107。第一芯片叠层结构111则经 由接合芯片Illa的至少一部分直通硅晶栓塞107的下部电极110至对应的焊垫(图未示 出)，而与基板单元100电性连接。各该测试垫103b通过连接电路103a电性连接至各该焊垫(图未示出)，并且直通硅晶栓塞107电性连接至焊垫(图未示出)。测试垫103b排列设置于芯片迭置区102之 外。在芯片Illa设置于芯片迭置区102上或各该芯片lllb、lllc、llld分别迭置上之后，可 透过施加测试信号至测试垫103b立即执行二组件间的电性互连测试，并于需要时接续执 行备用存储器修复以提高半导体封装结构1的制造良率。一般而言，可在叠层每一单个芯 片11 la、11 lb、11 lc、11 Id之后立即执行一电性断路/短路测试，以检测芯片11 Ia与一基板 单元100间或所叠层芯片111a、111b、111c、Illd间的任何电性互连缺陷。于制成整个半导 体封装结构1之后，亦可执行一功能测试。由例如测试托座或探针等测试装置传递测试信 号至待测芯片的测试垫，以获得测试结果。如图Ia所示，二探针130分别接触一直通硅晶 栓塞107与其相应的测试垫103b，并且一测试信号从探针130传输至半导体封装结构1，以 判断各该芯片llla、lllb、lllc、llld与基板单元100之间电性连接的完整性。因此，透过 排列设置于芯片迭置区102之外的测试垫103b，可立即对各该芯片间的电性互连的完整性 进行测试，若发现电性连接异常时，可停止继续叠层更多芯片以进行重新加工或将电性接 合不良的芯片自产线中剔除，避免无谓的制造成本及时间的浪费，进而提高总体生产良率。图Ib为根据本发明第一实施例的一半导体封装结构1中第一芯片叠层结构111 的一部分的示意图。密封层121形成于二相邻芯片(例如芯片Illc与Illd)之间，以填充 芯片Illc与Illd间的一空隙。于本实施例中，密封层121适可包覆下部电极110，以保护芯 片Illc与Illd间的电性互连不受环境干扰及湿气侵入。除形成密封层121于芯片111c、 Illd之间外，密封层121亦形成于第一芯片叠层结构111的芯片Illa与基板单元100之 间，以填充其间的空隙，如图Ia所示。密封层121是由选自以下群组的一材料制成非导电胶(non-conductiv印aste， NCP)、非导电膜(non-conductive film, NCF)、异方性导电胶(anisotropicconductive paste, ACP)、异方性导电膜(anisotropic conductive film, ACF)、底部填充胶 (underfill)、非流动底部填充胶(non-flow underfill)、B 阶胶(B-stage gel)、模塑化合 物、FOff (film-over-wire)薄膜及其组合。以下，将详细阐述以上实施例中基板单元100的材料特性。在结构上，基板单元 100可为一单层基板或一多层基板，并可被移除，俾在半导体封装结构1制成后，可移除基 板单元100而只留下第一芯片叠层结构111。就材料而言，基板单元100是选自下列群组一有机基板(organic substrate)、 一陶瓷基板(ceramic substrate)、一玻璃环氧基板(glass epoxy substrate)、一聚酉先 亚胺(polyimide)基板、一 FR-4基板、一 FR-5基板、一纤维强化基板(fiber-reinforced substrate)、——BT 丰对月旨(bismaleimide triazine resin, BT resin)基板。此夕卜，基板单兀 100可为一可挠性薄膜，该可挠性薄膜是选自下列群组一聚亚酰胺薄膜及一聚酯(PET)薄 膜。用于电性互连的直通硅晶栓塞107是由选自下列群组的一材料制成铜、金、银、 锡、锡/银合金、锡/银/铜合金、无铅焊料、镍/金合金、镍/钯合金、镍/钯/金合金、钨、 多晶硅、掺硅、导电聚合物及其组合。在第一芯片叠层结构111中可使用任何相容的芯片组合。这些芯片可包括各种存 储器类型，例如 DRAM、Flash、SRAM、PSRAM、EraOM、EEraOM、Mask ROM、LPSDRAM、LPSRAM 等等， 且亦可包含适用于将第一芯片叠层的功能整合于封装体内的控制芯片。
图2为一芯片201的示意图，芯片201可应用于本发明第一实施例的半导体封装 结构1的第一芯片叠层结构111。芯片201可替换芯片llla、lllb、lllc、llld至少其中之 一。芯片201适可用于本发明的半导体封装结构。于此态样中，芯片201包含多个直通硅 晶栓塞207，各该直通硅晶栓塞207包含一上部电极203及一下部电极205，上部电极203 自芯片201的上表面突出并对准直通硅晶栓塞207，下部电极205则自芯片201的下表面 突出并对准直通硅晶栓塞207。芯片201的直通硅晶栓塞207包含上部电极203与下部电 极205 二者，此显然不同于第一实施例中所述的直通硅晶栓塞107，直通硅晶栓塞107仅具 有自芯片llla、lllb、lllc、llld的下表面突出的下部电极110。透过上述结构，当芯片201 欲与一相邻芯片201叠层时，该二相邻芯片201的直通硅晶栓塞207适可经由上部电极203 与下部电极205的互连而彼此电性连接。借助这些电极，可使直通硅晶栓塞间的连接更为 可靠，以提高接合制程的良率。上述的二相邻芯片的电极连接是透过一接合制程达成，该接合制程是选自以下群 组热压接合、热超声波接合、超声波接合、及其组合。如上所述，上部电极及下部电极为分 别形成于直通硅晶栓塞之上或之下的个别元件。然而，于其他实施例中，上部电极或下部电 极其中之一抑或其二者可为直通硅晶栓塞的一部分(即，这些电极与直通硅晶栓塞是一体 成形)。这些第一电极与这些第二电极为电镀凸块、无电镀凸块、结线凸块、导电聚合物凸 块或金属复合凸块，这些凸块的材料是选自下列群组铜、金、银、铟、镍/金、镍/钯/金、铜
/镍/金、铜/金、铝及其组合。图3为根据本发明一第二实施例的一半导体封装结构3的局部剖视图。半导体封 装结构3包含一基板单元300、一第一芯片叠层结构311、及多个密封层321。基板单元300 包含定义于其上的一芯片迭置区302及形成于其上的一电路结构303。第一芯片叠层结构 311设置于基板单元300的芯片迭置区302上。第一芯片叠层结构311包含多个芯片311a、 311b及311c，且各该芯片311a、311b及311c具有一上表面、与上表面相对的一下表面、及 设置于其中的多个直通硅晶栓塞307，这些直通硅晶栓塞307使上表面与下表面之间形成 电性互连。与第一实施例的最主要区别在于，第二芯片311b与第三芯片311c 二者皆承载于 相邻的第一芯片311a上并通过多个直通硅晶栓塞307分别与第一芯片311a电性互连。类 似第一实施例，第一芯片叠层结构311电性连接至基板单元300。多个密封层321分别形 成于第一芯片311a与第二芯片311b之间、第一芯片311a与第三芯片311c之间、及第一芯 片311a与基板单元300之间。第二实施例的半导体封装结构3适用于一存储器装置，主要 用以提高存储器容量密度(即透过叠层芯片而提高存储器容量)及改善芯片与存储器装置 间电性连接的效能。当应用于此一存储器装置中时，第二芯片311b与第三芯片311c可具 有相同的大小及/或相同的功能；或者，其亦可具有不同的大小及/或不同的功能。关于密 封层321、直通硅晶栓塞307及基板单元300的主要元件及材料的详细说明已示于第一实 施例中，故兹不予赘述。对第一芯片311a与第二芯片311b之间、第一芯片311a与第三芯 片311c之间、及第一芯片311a与基板单元300之间电性互连完整性的测试亦已示于第一 实施例中，故兹不予赘述。图4为根据本发明一第三实施例的一半导体封装结构4的剖视图。半导体封装结构4包含一基板单元400、一第一芯片叠层结构411及多个密封层421。基板单元400具有 定义于其上的一芯片迭置区402及形成于其上的一电路结构403。电路结构403具有多个 连接电路403a、多个测试垫403b及多个焊垫403c。与第一实施例的最主要区别在于，第一 芯片叠层结构411包含一第一芯片411a、一第二芯片411b、一第三芯片411c及一第四芯片 411d，这些芯片具有彼此不同的大小及不同的功能。各该芯片411a、411b、411c及411d的 直通硅晶栓塞407分别电性连接至一相邻芯片的直通硅晶栓塞407。关于密封层421、直通 硅晶栓塞407及基板单元400的主要元件及材料的详细说明已示于第一实施例中，故兹不 予赘述。更具体而言，第四实施例显示二种不同的电路结构403外观。在图4中，直通硅晶 栓塞407电性连接至焊垫403c，焊垫403c则经由连接电路403a连接至测试垫403b。根据 图4的左侧部分，以与在第一实施例中所述相同的方式，连接电路403a被形成于基板单元 400上的一绝缘保护层(图未示出)所覆盖，该绝缘保护层可为一防焊层。然而，根据图4的 右侧部分，连接电路403a则未被绝缘保护层覆盖；换言之，连接电路403a、测试垫403b及 焊垫403c为显露状。各芯片411a、411b、411c、411d间以及第一芯片411a与基板单元400 间直通硅晶栓塞407的电性互连完整性的测试亦已示于第一实施例中，故兹不予赘述。图5为根据本发明一第四实施例的一半导体封装结构5的剖视图。半导体封装结 构5包含一基板单元500、一第一芯片叠层结构511、多个密封层521及多个焊线(bonding wire) 540。基板单元500具有定义于其上的一芯片迭置区502及形成于其上的一电路结构。 该电路结构具有多个接垫503。第一芯片叠层结构511包含一第一芯片511a及一第二芯片 511b，第一芯片511a与第二芯片511b具有彼此不同的大小及不同的功能。此外，第一芯片 511a及第二芯片511b 可为相同大小及功能，其中焊线540可埋置于密封层521内。具体而 言，密封层521为一 FOW(Film-Over-Wire)薄膜。各该第一芯片511a及第二芯片511b具 有一上表面、与该上表面相对的一下表面、及设置于其中的多个直通硅晶栓塞507，这些直 通硅晶栓塞507使上表面与下表面之间形成电性互连。此外，第一芯片511a具有形成于其 上表面的多个焊垫511c。与第三实施例的最主要区别在于，第一芯片叠层结构511可透过 直通硅晶栓塞507的互连及打线接合二者电性连接至基板单元500。更具体而言，第一芯片 叠层结构511以焊线540将第一芯片511a的焊垫511c连接至基板单元500的接垫503而 电性连接至基板单元500。于其它态样中，熟习此项技艺者可透过打线接合第一芯片叠层结 构511的其它芯片与基板单元500的接垫503而电性连接第一芯片叠层结构511与基板单 元500。关于密封层521、直通硅晶栓塞507及基板单元500的主要元件及材料的详细说明 已示于第一实施例中，故兹不予赘述。对第一芯片511a与第二芯片511b之间以及第一芯 片511a与基板单元500间直通硅晶栓塞507的电性互连完整性的测试亦已示于第一实施 例中，故兹不予赘述。图6为根据本发明一第五实施例的一半导体封装结构6的局部剖视图。半导体封 装结构6包含一基板单元600、一第一芯片叠层结构611、一第二芯片叠层结构613、一绝缘 粘着层615、多个密封层621及多个焊线640。基板单元600具有定义于其上的一芯片迭置 区602及形成于其上的一电路结构603。电路结构603具有多个连接电路603a、多个测试 垫603b、多个第一焊垫(图未示出)及多个第二焊垫603c。各该第一焊垫(图未示出)排 列设置于芯片迭置区602内，且各该测试垫603b排列设置于芯片迭置区602之外。连接电路603a连接第一焊垫(图未示出)与测试垫603b，且连接电路603a被一绝缘保护层所覆 盖(图未示出)，该绝缘保护层形成于基板单元600上，其可为一防焊层。第一芯片叠层结构611包含多个芯片611a及611b。各该芯片611a及611b具有 一上表面、与该上表面相对的一下表面、及设置于其中的多个直通硅晶栓塞607，这些直通 硅晶栓塞607使上表面与下表面之间形成电性互连。各该直通硅晶栓塞607包含自芯片 611a及611b的下表面突出的一下部电极608。相邻的芯片611a与611b透过直通硅晶栓 塞607的下部电极608达成电性连接。第二芯片叠层结构613包含多个芯片613a及613b， 各该芯片613a、613b具有一上表面、与该上表面相对的一下表面、及设置于其中的多个直 通硅晶栓塞607，这些直通硅晶栓塞607使上表面与下表面之间形成电性互连。各该直通 硅晶栓塞607包含自芯片613a及613b的下表面突出的一下部电极608。相邻的芯片613a 与613b透过直通硅晶栓塞607的下部电极608达成电性连接。与第一实施例的最主要区别在于，半导体封装结构6更包含第二芯片叠层结构 613贴附于第一芯片叠层结构611上，并透过绝缘粘着层615与第一芯片叠层结构611形成 电性绝缘。透过绝缘粘着层615的电性隔绝，第一芯片叠层结构611及第二芯片叠层结构 613可分别执行不同的功能。相同地，第一芯片叠层结构611设置于基板单元600的芯片迭 置区602上，且第一芯片叠层结构611的直通硅晶栓塞607电性连接至芯片迭置区602内的 第一焊垫(图未示出)，这些第一焊垫分别经由连接电路603a而电性连接至测试垫603b。 第二芯片叠层结构613透过打线接合而电性连接至基板单元600。具体而言，芯片613b具 有形成于其上表面的多个第三焊垫613c，且第二芯片叠层结构613透过焊线640连接基板 单元600的第二焊垫603c与芯片613b的第三焊垫613c而电性连接至基板单元600。关于 密封层621、直通硅晶栓塞607、下部电极608及基板单元600的主要元件及材料的详细说 明已示于第一实施例中，故兹不予赘述。芯片611a与611b之间、芯片613a与613b之间、 第一芯片叠层结构611与基板单元600之间、以及第二芯片叠层结构613与基板单元600 之间直通硅晶栓塞607的电性互连完整性的测试亦已示于第一实施例中，故兹不予赘述。图7为根据本发明一第六实施例的一半导体封装结构7的局部剖视图。半导体封 装结构7包含一基板单元700、一第一芯片叠层结构711、多个无源组件704、一间隔件705 及多个焊线740。基板单元700具有定义于其上的一芯片迭置区702及形成于其上的一电 路结构703。电路结构703具有多个连接电路703a、多个测试垫703b及多个第一焊垫(图 未示出)。第一芯片叠层结构711包含一第一芯片711a及一第二芯片711b，第一芯片711a 与第二芯片711b具有彼此不同的大小及不同的功能。各该第一芯片711a与第二芯片711b 具有一上表面、与该上表面相对的一下表面、及设置于其中的多个直通硅晶栓塞707，这些 直通硅晶栓塞707使上表面与下表面之间形成电性互连。与第四实施例的最主要区别在于，本实施例包含多个无源组件704及间隔件705。 无源组件704形成于第一芯片711a上并电性连接至第一芯片711a，以与第一芯片711a — 同执行电路功能。第二芯片711b包含多个直通硅晶栓塞707，与第一芯片711a的一局部区 域中的一部分直通硅晶栓塞707电性互连。为了在该二芯片711a、711b之间保持一致之间 隙并防止第二芯片711b倾斜，间隔件705设置于第一芯片711a上并位于该二芯片711a、 711b之间无直通硅晶栓塞707互连的区域，而第二芯片711b则设置于间隔件705上。换言 之，间隔件705设置于该二相邻芯片711a、7lib之间。此外，于本实施例中，第一芯片711a与第二芯片711b 二者皆在其上表面形成有多个第二焊垫713c ；因此，第一芯片711a与第 二芯片711b亦可透过焊线740打线连接第一芯片711a的焊垫713c与第二芯片711b的焊 垫713c而相互电性连接。关于直通硅晶栓塞707及基板单元700的主要元件及材料的详 细说明已示于第一实施例中，故兹不予赘述。于其他实施例中，无源组件704可形成于基板 单元700上。关于芯片711a与基板单元700之间以及该二芯片711a、711b之间直通硅晶 栓塞707的电性互连完整性的测试已示于第一实施例中，故兹不予赘述。图8a_8f为一种用于制造本发明的一半导体封装结构的方法的流程图。参照图 8a，一基板包含多个基板单元801，且各该基板单元801包含定义于其上的一芯片迭置区 802及形成于其上的一电路结构803。基板单元801设置于一治具平台800上。电路结构 803具有多个连接电路803a、多个测试垫803b及多个焊垫803c。各该焊垫803c排列设 置于芯片迭置区802内，且各该测试垫803b排列设置于芯片迭置区802之外。连接电路 803a连接焊垫803c与测试垫803b，且连接电路803a被形成于基板单元801上的一绝缘保 护层覆盖。详言之，该绝缘保护层为一防焊层。基板单元801通过治具平台800加热至一 第一温度，且于基板单元801的一上表面801a上定义一芯片迭置区802。此后，透过一注 射器811涂设一密封材料至芯片迭置区802，以形成一第一密封层821a。其它用于设置密 封材料的方法包括网版印刷(screen printing)、涂布(coating)、锡膏钢版印刷(stencil printing)、旋涂(spin coating)及贴附薄膜(film attaching)。于本实施例中，第一温度 可为约摄氏80度。接着，参照图8b，透过第一密封层821a贴附一第一芯片805于芯片迭置区802上。 第一芯片805具有一第一上表面805a、一第一下表面805b及设置于其中的多个直通硅晶栓 塞809，这些直通硅晶栓塞809使第一上表面805a与第一下表面805b之间形成电性互连。 多个上部电极806a与下部电极806b分别形成于第一芯片805的第一上表面805a与第一 下表面805b上并对准直通硅晶栓塞809 ；换言之，第一芯片805类似于图2中所示的芯片 201。透过将下部电极806b接合至基板单元801的焊垫803c，第一芯片805的至少一部分 直通硅晶栓塞809与基板单元801达成电性连接。同时，密封材料填充基板单元801与第 一芯片80间的空隙，以形成一第一密封层821a。此外，为可靠地接合下部电极806b至焊垫803c以保持良好的电性互连，超声波应 用于接合上述结构。第一芯片805对位设置于芯片迭置区802之后，一压合工具820以一 第二温度及施以超声波能量按压第一芯片805，以牢固地接合下部电极806b至焊垫803c。 于本实施例中，第二温度可保持于约摄氏200度。超声波则被应用以振荡下部电极806b与 焊垫803c间的接合介面，以在接合介面间形成金属原子的扩散。芯片与基板单元的电极接 合亦可透过热压接合、热超声波接合、超声波接合或其组合来执行。于该接合制程后，可透 过探针830测试第一芯片805，然后在需要时执行一备用存储器修复步骤，以提高半导体封 装结构的制造良率，如图8c所示。详言之，探针830接触基板单元801的测试垫803b及第 一芯片805的相应上部电极806a，以检测第一芯片805与基板单元801的电性互连完整性。接着，参照图8d，透过注射器811涂设一密封材料至第一上表面805a，以形成一第 二密封层821b。接着，在图Se中，透过第二密封层821b贴附一第二芯片815于第一上表面805a。 第二芯片815具有一第二上表面815a、一第二下表面815b及设置于其中的多个直通硅晶栓塞819，这些直通硅晶栓塞819使第二上表面815a与第二下表面815b之间形成电性互连。 第二芯片815的至少一部分直通硅晶栓塞819电性连接至第一芯片805的上部电极806a。 多个上部电极816a及下部电极816b分别形成于第二芯片815的第二上表面815a与第二 下表面815b上并对准直通硅晶栓塞819。于本实施例中，第二芯片815的下部电极816b接 合至第一芯片805的上部电极806a。同时，第二密封层821b填充于第一芯片805与第二芯 片815间的空隙，并包覆电极806a、816b以保护电性互连不受环境干扰。如上文针对图8b所述，下部电极816b与上部电极806a的接合是透过压合工具 820以一第二温度及施以超声波按压第二芯片815至第一芯片805来达成。于本实施例中， 第二温度亦可保持于约摄氏200度。因此，与已知制程相比，可在较低压力、较低温度及在 较短操作时间内达成该二叠层芯片805与815的电性连接。最后，参照图8f，完成的半导体封装结构是利用测试探针进行测试，以验证第二芯 片815的电性互连完整性，然后在需要时执行一备用存储器修复步骤，以提高半导体封装 结构的制造良率，如图8c中所述。完成最后测试步骤后，更可包含移除基板单元801的步骤，或者可透过冲压、裁切 或铣切基板单元801以移除这些测试垫803b，借以得到最终的半导体封装结构。以上在图8a_8f中所述的制程可用于上述第一至第六实施例，透过直通硅晶栓塞 结构电性连接多个芯片。本发明的半导体封装结构可被量产，此简述如下。以第一实施例为例并参照图1 及图12，可透过卷带式传输基板而批量生产半导体封装结构1。举例而言，以可挠性薄膜卷 带作为基板12 (例如一捆聚酰亚胺薄膜卷带)，透过卷动基板12的二端或传动基板12，将 基板12的各连续基板单元100依序传输至接合位置，俾使每一芯片叠层结构111可依序接 合至基板单元100。于其它应用中，卷带式传输可被代的以条带式(strip-to-strip)传输 及板片式(panel-to-panel)传输。详言之，连续传输包含多个基板单元的多个条状基板至 作业位置。板片式传输亦为如此。对于本实施例，可透过以下步骤形成芯片叠层结构111。首先，卷动基板12，以将 一特定基板单元100送至一接合位置并随后保持静止以便进行接合制程。然后，透过连接 直通硅晶栓塞107至基板单元100的焊垫，将芯片Illa接合至基板12的基板单元100。然 后，透过直通硅晶栓塞107的互连，顺次叠层芯片IllbUllc及llld。一旦完成所有芯片 llla、lllb、lllc及Illd的接合，便转动基板12以对下一基板单元执行相同步骤，进而形成 另一半导体封装结构，重复进行这些制程，直至多个芯片叠层结构111形成于基板12的所 有基板单元100上。亦可透过不同方式形成第一芯片叠层结构111。首先，依次接合多个芯片Illa至 基板12的所有基板单元110。在整捆基板12皆贴附有芯片Illa后，接着接合多个芯片 Illb于相应芯片Illa上。相同地，在整个基板12皆贴附有芯片Illb之后，执行芯片Illc 的接合。然后接合芯片llld。在本发明的其它态样中，半导体封装结构包含一第一半导体元件、一第二半导体 元件及一基板。第一半导体元件及第二半导体元件为一芯片或包含多个芯片的一晶圆。以 下二实施例即例示采用芯片或晶圆的半导体元件。图9为根据本发明一第七实施例的剖视图。其显示多个单独芯片接合至包含多个芯片的一晶圆，之后方进行单分制程以形成多个单独的半导体封装结构。在单分制程之前， 提供包含多个第一半导体芯片901a的一晶圆901 (即第一半导体元件)，并接合多个第二半 导体芯片903 (即第二半导体元件)于相应的第一半导体芯片901a。晶圆901的各该第一 半导体芯片901a具有一第一上表面及与该第一上表面相对的一第一下表面、多个测试垫 903b、多个连接电路903c、定义于第一上表面上的一第一芯片迭置区902、及设置于其中的 多个直通硅晶栓塞907，这些直通硅晶栓塞907使第一上表面与第一下表面之间形成电性 互连。各该直通硅晶栓塞907包含自第一下表面突出的一第一电极910，各该测试垫903b 排列设置于第一芯片迭置区902之外并经由连接电路903c连接至各该直通硅晶栓塞907。 第二半导体芯片903具有一第二上表面及与该第二上表面相对的一第二下表面、多个测试 垫903b、多个连接电路903c、定义于第二上表面上的一第二芯片迭置区(图未示出)、及设 置于其中的多个直通硅晶栓塞907，这些直通硅晶栓塞907使第二上表面与第二下表面之 间形成电性互连。各该直通硅晶栓塞907包含自第二下表面突出的一第二电极912，且各该 测试垫903b排列设置于第二芯片迭置区(图未示出)之外并经由连接电路903c连接至各 该直通硅晶栓塞907。如图9所示，连接电路903c被形成于半导体芯片90la、903上表面上 的一绝缘保护层(图未示出)所覆盖。详言之，形成于半导体芯片901a、903上表面上的绝 缘保护层为一钝化层(passivationlayer)。第一密封层921形成于晶圆901的第一半导体芯片901a的第一芯片迭置区902 上，且第二半导体芯片903透过第一密封层921而相应地贴附于第一芯片迭置区902上。换 言之，第一密封层921是填充第一半导体芯片901a与第二半导体芯片903间的空隙。第二 半导体芯片903的直通硅晶栓塞907经由第二电极912而电性连接至第一半导体芯片901a 的相应直通硅晶栓塞907。电性连接可透过热压接合、热超声波接合、超声波接合或其组合 达成，如在上述各实施例中所述，兹不予赘述。根据图9，可更清楚地理解第一半导体芯片 901a与第二半导体芯片903间的叠层关系。因测试垫903b排列设置于第一芯片迭置区902之外，芯片叠层后仍可施加一测试 信号至测试垫903b，以判断晶圆901的第一半导体芯片901a(即第一半导体元件)与第二 半导体芯片903 (即第二半导体元件)间的电性互连完整性。于本实施例中，以晶圆901作 为叠层结构的基础，多个第二半导体芯片903可按相同的制程依序接合至相应的第一半导 体芯片901a，以形成多个具有二半导体芯片901a、903的芯片叠层结构。并可进一步对这 些二芯片叠层结构执行电性互连完整性测试。于确认这些二芯片叠层结构的电性互连无误 后，透过一切割刀950切割单分晶圆901以形成多个单独的二芯片叠层结构。亦可使用其 它单分方法，例如冲压(punching)、铣切(routing)。可更利用以上实施例中所述的制造方 法以叠层多个单独的二芯片叠层结构，以形成一多芯片叠层结构。于本实施例中，各个二芯 片叠层结构可先测定其电性互连完整性，剔除掉不良品，方进行多个二芯片叠层结构的叠 层制程。借此，可避免无谓的制造成本及时间浪费。可大幅提高后续制程的总体封装良率。 第七实施例适用于芯片对晶圆(Chip-on-Wafer ；Coff)制程，其中可垂直叠层更多个第二半 导体芯片903于晶圆901的第一半导体芯片901a上。此外，具有此种芯片叠层结构的半导体封装结构可更承载于一基板单元上。形成 一第二密封层于该基板单元上。然后，透过该第二密封层，将这些芯片叠层结构其中之一设 置于该基板单元上。第一半导体芯片901a的直通硅晶栓塞907经由第一电极910电性连接至该基板单元。换言之，该第二密封层填充芯片叠层结构与基板单元间的一空隙。单独芯片叠层结构的二态样显示于图10及图11中。在图10中，芯片叠层结构 10包含多个半导体芯片1011a、1011b、1011c、1011d以及多个密封层1021。各该半导体芯 片1011a、1011b、1011c及IOlld具有一上表面、与该上表面相对的一下表面、多个测试垫 1003b、多个连接电路1003a、定义于第一上表面的一芯片迭置区1011a，、1011b，、1011c，及 lOlld’、及设置于其中的多个直通硅晶栓塞1007，这些直通硅晶栓塞1007使上表面与下 表面之间形成电性互连。各该测试垫1003b排列设置于相应芯片迭置区1011a’、1011b’、 1011c，及lOlld，之外。连接电路1003a连接测试垫1003b与相应的直通硅晶栓塞1007， 并且连接电路1003a被形成于半导体芯片1011a、1011b、IOllc及IOlld上的一绝缘保护层 所覆盖。详言之，本实施例中的绝缘保护层为一钝化层。半导体芯片1011a、1011b、1011c及IOlld设置于下面相应的相邻半导体芯片的 芯片迭置区IoilaMoilbMoilc'及IOlld'上。更具体而言，半导体芯片1011a、1011b、 IOllc及IOlld具有不同大小，且该叠层结构为一梯形形状。除半导体芯片IOlld的直通硅 晶栓塞1007外，各该直通硅晶栓塞1007包含自上表面突出的一上部电极1010，且该二相邻 芯片的这些直通硅晶栓塞1007分别经由上部电极1010电性连接。由图10可见，各该半导体芯片1011a、1011b、IOllc及IOlld的直通硅晶栓塞1007
分别电性连接至一相邻半导体芯片的直通硅晶栓塞1007。为测试各半导体芯片间的电性连接完整性，如图10所示，以二探针或测试插针接 触任二叠层半导体芯片的相应测试垫1003b。关于测试的详细说明已示于第一实施例中，故 兹不予赘述。熟习此项技艺者可利用如图11所示相同大小的芯片制作芯片叠层结构。在图11 中，芯片叠层结构11包含多个半导体芯片lllla、llllb、llllc及lllld，且所有半导体芯 片lllla、llllb、llllc及Illld具有相同大小及定义于其上的芯片迭置区lllla’、llllb’、 1111c’及lllld’。各该半导体芯片lllla、llllb、llllc及Illld设置于其下方的半导体 芯片的芯片迭置区1111a’、llllb’、llllc’及lllld’上，且芯片叠层结构11形成为阶梯形 状。如图11所示，各该半导体芯片1111a、1111b、Illlc及Illld的测试垫1003b排列设置 于芯片迭置区lllla’、llllb’、llllc’及lllld，之外；换言之，测试垫1003b未被覆盖，以 便于测试插针进行接触。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技 术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范 围当以权利要求书所界定的为准。
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权利要求
一半导体封装结构，包含一基板单元，具有形成于其上的一电路结构及定义于其上的一芯片迭置区，该电路结构具有多个焊垫及多个测试垫，各该焊垫设置于该芯片迭置区内且与各该测试垫连接；以及一第一芯片叠层结构，包含多个芯片，各该芯片具有一上表面、与该上表面相对的一下表面以及多个直通硅晶栓塞，这些直通硅晶栓塞设置于这些芯片中以使该上表面与该下表面间相互电性连接，各该直通硅晶栓塞具有自该上表面或该下表面突出的一第一电极，且二相邻芯片的这些直通硅晶栓塞适可分别透过该第一电极电性连接；其中，该第一芯片叠层结构设置于该基板单元的该芯片迭置区，且至少一部分的这些直通硅晶栓塞电性连接至这些焊垫，且这些测试垫排列设置于该芯片迭置区之外。
2.如权利要求1所述的半导体封装结构，其特征在于，该第一芯片叠层结构是透过打 线接合与该基板单元电性连接。
3.如权利要求1所述的半导体封装结构，其特征在于，该电路结构更包含多个连接电 路以连接这些焊垫与这些测试垫。
4.如权利要求3所述的半导体封装结构，其特征在于，这些连接电路由一绝缘保护层 覆盖。
5.如权利要求1所述的半导体封装结构，其特征在于，更包含一密封层，该密封层形成 于二相邻芯片间及该第一芯片叠层结构与该基板单元间以填补空隙。
6.如权利要求1所述的半导体封装结构，其特征在于，各该直通硅晶栓塞更包含自该 芯片的该上表面或该下表面的另一突出的一第二电极，其中二相邻芯片间的这些直通硅晶 栓塞是经由这些第一电极与这些第二电极相互接合以电性连接。
7.如权利要求6所述的半导体封装结构，其特征在于，该相邻二芯片的这些第一电极 及这些第二电极是透过热压接合、热超声波接合、超声波接合及其组合以电性连接。
8.如权利要求6所述的半导体封装结构，其特征在于，这些第一电极与这些第二电极 为这些直通硅晶栓塞的一部分。
9.如权利要求6所述的半导体封装结构，其特征在于，这些第一电极与这些第二电极 为电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块，这些凸块的材料选 自下列群组铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。
10.如权利要求1所述的半导体封装结构，其特征在于，该第一芯片叠层结构包含一第 一芯片、一第二芯片及一第三芯片，且该第二芯片及该第三芯片皆承载于该第一芯片上且 分别经由这些直通硅晶栓塞与该第一芯片电性连接。
11.如权利要求1所述的半导体封装结构，其特征在于，更包含一绝缘粘着层，形成于该第一芯片叠层结构之上；以及一第二芯片叠层结构，透过该绝缘粘着层而贴附于该第一芯片叠层结构上，其中该第 二芯片叠层结构包含多个芯片，各该芯片具有一上表面、与该上表面相对的一下表面，以及 设置于这些芯片中以使该上表面与该下表面间形成电性连接的多个直通硅晶栓塞，各该直 通硅晶栓塞具有自该芯片的这些上表面或这些下表面突出的一第一电极，且二相邻芯片的 这些直通硅晶栓塞适可分别透过这些第一电极电性连接；其中，该第一芯片叠层结构与该第二芯片叠层结构是透过该绝缘粘着层而电性绝缘。
12.如权利要求11所述的半导体封装结构，其特征在于，该第二芯片叠层结构是打线 接合与该基板单元电性连接。
13.如权利要求1所述的半导体封装结构，其特征在于，该第一芯片叠层结构更包含一 间隔件，该间隔件设置于二相邻芯片间。
14.如权利要求13所述的半导体封装结构，更包含多个无源元件，这些无源元件形成 于这些芯片至少其中之一或该基板单元上。
15.一种制造一半导体封装结构的方法，包含下列步骤提供一基板，该基板包含多个基板单元，各该基板单元具有形成于其上的一电路结构 及定义于其上的一芯片迭置区，该电路结构具有多个焊垫及多个测试垫，各该焊垫是排列 设置于该芯片迭置区中且与各该测试垫连接，且这些测试垫是排列设置于该芯片迭置区之 外；于该芯片迭置区上形成一第一密封层；透过该第一密封层贴附一第一芯片于该芯片迭置区上，该第一芯片具有一第一上表 面、与该第一上表面相对的一第一下表面及多个直通硅晶栓塞，这些直通硅晶栓塞是设置 于该第一芯片中以使该第一上表面与该第一下表面间相互电性连接，各该直通硅晶栓塞具 有自该第一上表面或该第一下表面突出的一第一电极；电性连接该第一芯片的至少一部分这些直通硅晶栓塞至这些焊垫，其中该第一密封层 填充该第一芯片与该第一基板单元间的一空隙；于该第一上表面形成一第二密封层；透过该第二密封层贴附一第二芯片于该第一上表面，该第二芯片具有一第二上表面、 与该第二上表面相对的一第二下表面及多个直通硅晶栓塞，这些直通硅晶栓塞设置于该第 二芯片中以使该第二上表面与该第二下表面间相互电性连接，各该直通硅晶栓塞具有自该 第二上表面或该第二下表面突出的一第二电极；以及电性连接该第二芯片的至少一部分这些直通硅晶栓塞至相应该第一芯片的这些直通 硅晶栓塞，其中该第二密封层填充该第一芯片与该第二芯片间的一空隙。
16.如权利要求15所述的方法，其特征在于，于各该电性连接的步骤后，更包含一测试 步骤，其中一测试信号施加于这些测试垫以判断该第一芯片与该基板单元间及该第一芯片 与该第二芯片间的互连电性。
17.如权利要求16所述的方法，其特征在于，于最后的该测试步骤后，更包含移除该基 板单元的一步骤。
18.如权利要求16所述的方法，其特征在于，于最后的该测试步骤后，更包含透过冲 压、裁切或铣切该基板单元以移除这些测试垫的一步骤。
19.如权利要求15所述的方法，其特征在于，该第一电性连接的步骤包含一分别接合 这些第一电极至这些焊垫的步骤，该接合步骤是透过热压接合、热超声波接合、超声波接合 及其组合，且该第二电性连接的步骤包含一分别接合这些第二电极至该第一芯片的这些直 通硅晶栓塞的步骤，该接合步骤是透过热压接合、热超声波接合、超声波接合及其组合。
20.如权利要求15所述的方法，其特征在于，该提供一基板的步骤更包含连续地传输 这些基板单元的一步骤。
21.如权利要求20所述的方法，其特征在于，该连续传输的步骤包含卷带式传输、条带式传输及板片式传输之一。
22.—半导体封装结构，包含一第一半导体芯片，具有一第一上表面、与该第一上表面相对的一第一下表面、多个测 试垫、定义于该第一上表面上的一第一芯片迭置区以及设置于该第一半导体芯片中的多个 直通硅晶栓塞，这些直通硅晶栓塞使该第一上表面与该第一下表面间相互电性连接，各该 直通硅晶栓塞具有自该第一上表面或该第一下表面突出的一第一电极，各该测试垫排列设 置于该第一芯片迭置区之外且连接各该直通硅晶栓塞；以及一第二半导体芯片，具有一第二上表面、与该第二上表面相对的一第二下表面、多个测 试垫、定义于该第二上表面上的一第二芯片迭置区以及设置于该第二半导体芯片中的多个 直通硅晶栓塞，这些直通硅晶栓塞使该第二上表面与该第二下表面间相互电性连接，各该 直通硅晶栓塞具有自该第二上表面或该第二下表面突出的一第二电极，各该测试垫排列设 置于该第二芯片迭置区之外且连接各该直通硅晶栓塞；其中，该第二半导体芯片设置于该第一芯片迭置区上且该第二半导体芯片的至少一部 分这些直通硅晶栓塞与相应的该第一半导体芯片的这些直通硅晶栓塞电性连接。
23.如权利要求22所述的半导体封装结构，其特征在于，该第一半导体芯片与该第二 半导体芯片更包含多个连接电路以连接这些直通硅晶栓塞与这些测试垫。
24.如权利要求23所述的半导体封装结构，其特征在于，这些连接电路是由一绝缘保 护层覆盖。
25.如权利要求22所述的半导体封装结构，其特征在于，更包含一密封层，该密封层形 成于该第一半导体芯片与该第二半导体芯片间以填充两者间的一空隙。
26.如权利要求22所述的半导体封装结构，其特征在于，这些第一电极与这些第二电 极为该直通硅晶栓塞的一部分。
27.如权利要求22所述的半导体封装结构，其特征在于，这些第一电极与这些第二电 极为电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块，这些凸块的材料 是选自下列群组铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。
28.—种制造一半导体封装结构的方法，包含下列步骤提供具有至少一芯片的一第一半导体元件，该至少一芯片具有一第一上表面，与该第 一上表面相对的一第一下表面，多个测试垫，定义于该第一上表面上的一第一芯片迭置区 以及设置于该芯片中的多个直通硅晶栓塞，这些直通硅晶栓塞使该第一上表面与该第一下 表面相互电性连接，各该直通硅晶栓塞具有自该第一上表面或该第一下表面突出的一第一 电极，各该测试垫排列设置于该第一芯片迭置区之外且连接各该直通硅晶栓塞；于该第一芯片迭置区上形成一第一密封层；透过该第一密封层贴附一第二半导体元件于该第一芯片迭置区上，该第二半导体元件 具有一第二上表面，与该第二上表面相对的一第二下表面，多个测试垫，定义于该第二上表 面上的一第二芯片迭置区以及设置于该第二半导体元件中的多个直通硅晶栓塞，这些直通 硅晶栓塞使该第二上表面与该第二下表面相互电性连接，各该直通硅晶栓塞具有自该第二 上表面或该第二下表面突出的一第二电极，各该测试垫排列设置于该第二芯片迭置区之外 且连接各该直通硅晶栓塞；以及电性连接该第二半导体元件的至少一部分这些直通硅晶栓塞与相对应的该第一半导体元件的这些直通硅晶栓塞，其中该第一密封层填充该第一半导体元件与该第二半导体元 件间的一空隙。
29.如权利要求28所述的方法，其特征在于，于该电性连接步骤后，更包含一测试步 骤，其中一测试信号施加于这些测试垫以判断该第一半导体元件与该第二半导体元件间的 互连电性。
30.如权利要求28所述的方法，其特征在于，该电性连接的步骤包含一分别接合这些 第一电极至该第二半导体元件的这些直通硅晶栓塞、分别接合这些第二电极至该第一半导 体元件的这些直通硅晶栓塞或分别接合这些第二电极至这些第一电极的步骤，该步骤是透 过热压接合、热超声波接合、超声波接合及其组合所完成。
31.如权利要求28所述的方法，其特征在于，该第一半导体元件及该第二半导体元件 为芯片。
32.如权利要求28所述的方法，其特征在于，该第一半导体元件为具有多个芯片的一晶圆。
33.如权利要求32所述的方法，其特征在于，于该电性连接步骤后，更包含一单分该第 一半导体元件的步骤，以形成多个单独的芯片叠层结构，该芯片叠层结构具有该第一半导 体元件的一第一芯片与该第二半导体元件的一第二芯片。
34.如权利要求33所述的方法，其特征在于，更包含下列步骤 提供一基板，该基板具有多个基板单元；于这些基板单元上形成一第二密封层；透过该第二密封层贴附这些芯片叠层结构于该基板单元上；以及 电性连接这些第一芯片的至少一部分这些直通硅晶栓塞至这些基板单元，其中该第二 密封层填充这些芯片叠层结构与这些基板单元间的空隙。
全文摘要
本发明提供一种半导体封装结构及其制造方法。半导体封装结构包含一基板单元及一第一芯片叠层结构。基板单元包含具有测试垫(test pad)的一电路结构。第一芯片叠层结构包含多个芯片，且各该芯片具有多个直通硅晶栓塞(through silicon plug)。二相邻芯片是通过直通硅晶栓塞达成电性连接，第一芯片叠层结构更电性连接至基板单元，并可通过测试垫对第一芯片叠层结构进行电性测试。本发明所提供的另一半导体封装结构包含一第一半导体芯片及一第二半导体芯片。各该半导体芯片具有用于电性测试的多个测试垫及连接至这些测试垫的多个直通硅晶栓塞。第二半导体芯片是承载于第一半导体芯片上，且二半导体芯片是通过直通硅晶栓塞的一部分彼此电性连接。
文档编号H01L23/544GK101950745SQ20101000323
公开日2011年1月19日 申请日期2010年1月4日 优先权日2009年7月10日
发明者何淑静, 刘安鸿, 李宜璋, 王伟, 蔡豪殷, 黄祥铭 申请人:南茂科技股份有限公司