专利名称：半导体封装结构及其制法的制作方法
技术领域：
本发明涉及一种半导体封装结构及其制法，尤其涉及一种打线品质较佳且焊料不 易桥接的半导体封装结构及其制法。
背景技术：
随着半导体封装技术的演进，除了传统打线式(wire bonding)半导体封装技术 以外，目前的半导体封装结构已经发展出多种封装型态，例如四方扁平无引脚(Quad Flat No-lead，简称QFN)半导体封装结构，其直接将半导体芯片接置于导线架上并加以打线，再 以封装胶体包覆该半导体芯片与焊线，并露出该导线架的四个周缘的金属部分以做为连接 外部电子装置的接触垫。此种半导体封装结构能缩减整体体积并提升电性功能，遂成为一 种封装的趋势。传统如第6，143，981,6, 424，024,6, 414，385,5, 942，794,6, 420，779,6, 399，415、 或6，291, 274号美国专利所揭露的半导体封装结构的剖视图请参阅图1A。如图IA所示，该四方扁平无引脚半导体封装结构1于导线架10上设置半导体芯 片11，该半导体芯片11通过焊线12电性连接至该导线架10四周的接触垫101，并于该导 线架10上覆盖封装胶体13，以包覆该半导体芯片11与焊线12，且外露出该接触垫101的 侧表面与底表面。如图IB所示，其为图IA的半导体封装结构1连接至电路板15的侧视图，各该接 触垫101通过焊料14以连接至该电路板15上的各焊垫151上。但是，上述现有的半导体 封装结构1的接触垫101紧密排列于四周且未凸出于半导体封装结构1的底部，因而当该 半导体封装结构1焊接至电路板15上时，该接触垫101与电路板15的焊垫151之间的间 距极小且不易控制，故其焊接点的可靠性较差而容易发生破裂(crack)，又其焊接情形并不 易检查，且焊接时经常因为半导体封装结构1与电路板15之间的间距过小，导致焊料14溢 流，进而造成焊料14桥接(solder bridge)等现象。另外，上述现有的半导体封装结构并无法提供阵列排列的接触垫，从而无法实现 高密度输入/输出(I/O)的半导体封装结构。基于上述缺点，于是发展出一种如第6，498，099,7, 049，177,6, 238，952、 6，700, 188、或6，777，265号美国专利所揭露的半导体封装结构，请参阅图2A与图2B。如图2A与图2B所示，分别为半导体封装结构2的剖视与俯视图，其先蚀刻导线架 20厚度的一半，接着于导线架20上设置半导体芯片21，且该半导体芯片21通过焊线22电 性连接至该导线架20四周的接触垫201，并于该导线架20上覆盖封装胶体23，最后进行第 二次蚀刻，使得最终该接触垫201凸出于半导体封装结构2的底部约导线架20的一半厚 度，且还可形成阵列排列的接触垫201。但是，上述现有的半导体封装结构虽于焊接至电路板时可于接触垫与电路板的焊 垫之间提供一定间距，并提供阵列排列的接触垫，但是由于离半导体芯片越远的接触垫需 要越长的焊线，焊线太长容易影响电性连接的质量，且半导体封装结构的焊线密布交错，不利于打线的进行，故仍无法提供更高密度输入/输出(I/O)。因此，如何避免上述现有技术中的种种问题，实已成目前亟欲解决的课题。
发明内容
有鉴于上述现有技术的缺点，本发明提供一种半导体封装结构，包括介电层，具 有相对的第三表面与第四表面；金属层，设于该第三表面上，该金属层包含置晶垫与多个迹 线，各该迹线包括线本体、延伸至该置晶垫周围的焊接垫及相对的迹线终端；多个金属柱， 贯穿该介电层的第三表面与第四表面，且各该金属柱的第三表面端对应连接该置晶垫与 各该迹线的迹线终端，又该金属柱凸出于该第四表面；半导体芯片，接置于该置晶垫上；焊 线，电性连接该半导体芯片与各该焊接垫；以及封装胶体，覆盖该半导体芯片、焊线、金属层 与该介电层的第三表面。于本发明的半导体封装结构的另一实施例中，还可包括金属垫，设于该金属柱凸 出该第四表面的一端上。前述的半导体封装结构中，该金属柱的材质可为铜，该介电层可为包括环氧树脂 的聚合物材料，该金属层的材质可包括选自金、钯及镍所组成的组中的一种或多种，该金属 垫的材质可包括选自金、钯及镍所组成的组中的一种或多种。本发明还揭露一种半导体封装结构的制法，包括准备金属板，该金属板具有相 对的第一表面与第二表面，该第一表面具有置晶区与多个接触垫区；自该第一表面向第二 表面的方向图案化该金属板，从而使该金属板的置晶区与多个接触垫区以外的部分形成凹 槽；于该经图案化的金属板表面上形成介电层，从而令该置晶区与多个接触垫区外露出该 介电层；于该第一表面与该介电层上形成金属层及于该第二表面上形成多个金属垫，该金 属层包含置晶垫与多个迹线，该置晶垫对应该置晶区，各该迹线包括线本体、延伸至该置晶 垫周围的焊接垫及相对的迹线终端，且各该迹线终端对应连接各该接触垫区，且各该金属 垫对应该置晶区与各该接触垫区；于该置晶垫上接置半导体芯片，并以焊线电性连接至各 该焊接垫；形成覆盖该半导体芯片、焊线、金属层与介电层的封装胶体；移除未被该金属垫 所覆盖的金属板，以形成多个对应该置晶区与各该接触垫区的金属柱，且该金属柱凸出于 该介电层；以及进行切单，得到半导体封装结构。于前述半导体封装结构的制法中，于该凹槽中形成该介电层的步骤可包括于该 经图案化的金属板表面涂布并研磨该介电层，使该介电层与该置晶区与多个接触垫区表面 齐平。依前述半导体封装结构的制法，于该第一表面与该介电层上形成该金属层的步骤 可包括于该第一表面与该介电层上形成第一阻层，且该第一阻层形成多个第一开口区； 于各该第一开口区中形成该金属层；以及移除该第一阻层。于上述半导体封装结构的制法中，于该第二表面上形成该金属垫的步骤可包括 于该第二表面上形成第二阻层，且该第二阻层形成多个第二开口区，令各该第二开口区对 应该置晶区与各该接触垫区；于各该第二开口区中形成该金属垫；以及移除该第二阻层。又依前述的半导体封装结构的制法，该金属板的材质可为铜，该介电层可为包括 环氧树脂的聚合物材料。该金属层与金属垫可利用电镀方式来形成，形成金属层的材质可 包括选自金、钯及镍所组成的组中的一种或多种，且该金属垫的材质可包括选自金、钯及镍所组成的组中的一种或多种。此外，在前述制法的实施例中，该多个接触垫区可以阵列形式围绕该置晶区，其 次，各该焊接垫可环状排列于该置晶垫周围，从而利于焊线以较短长度连接芯片与焊接垫。本发明还提供一种半导体封装结构，包括介电层，具有相对的第三表面与第四表 面，且该第三表面具有置晶区与多个接触垫区；多个迹线，设于该第三表面上，各该迹线包 括线本体、延伸至该置晶区中的焊接垫及相对的迹线终端；多个金属柱，贯穿该介电层的第 三表面与第四表面，且各该金属柱露出该第三表面的一端连接各该迹线的迹线终端，又该 金属柱凸出于该第四表面；半导体芯片，接置于该焊接垫上以电性连接各该迹线；以及封 装胶体，覆盖该半导体芯片、各该迹线与该介电层的第三表面。为得到该覆晶式半导体封装结构，本发明还揭露一种半导体封装结构的制法，包 括准备金属板，该金属板具有相对的第一表面与第二表面，该第一表面具有置晶区与多个 接触垫区；自该第一表面向第二表面的方向图案化该金属板，从而使该金属板的多个接触 垫区以外的部分形成凹槽；于该经图案化的金属板表面上形成介电层，从而令该多个接触 垫区外露出该介电层；于该第一表面与该介电层上形成多个迹线及于该第二表面上形成多 个金属垫，各该迹线包括线本体、延伸至该置晶区中的焊接垫及相对的迹线终端，且各该迹 线终端对应连接各该接触垫区，且各该金属垫对应各该接触垫区；于该焊接垫上接置半导 体芯片以电性连接各该迹线；形成覆盖该半导体芯片、多个迹线与介电层的封装胶体；移 除未被该金属垫所覆盖的金属板，以形成多个对应各该接触垫区的金属柱，且该金属柱凸 出于该介电层；以及进行切单，得到半导体封装结构。由上可知，本发明的半导体封装结构可于介电层的置晶侧布设焊接垫与迹线，使 得焊线不致过长且不致交错紧密，因而增加电性连接质量；另外，本发明的半导体封装结构 的金属柱凸出于介电层底部表面，所以将该金属柱焊接至电路板时，可使焊料稳定接合，且 焊料不易溢流与桥接；此外，本发明的半导体封装结构可形成高密度且阵列排列的输入/ 输出(I/O)端，因此适用范围较大。
图IA为一种现有半导体封装结构的剖视图；图IB为图IA的半导体封装结构连接至电路板的侧视图；图2A与图2B分别为另一种现有半导体封装结构的剖视与俯视图；图3A至图3G为本发明的半导体封装结构及其制法的剖视图，其中，图3E’为俯视 图，图3E是沿图3E，的线3E-3E的剖视图；以及图4A至图4G为本发明另一半导体封装结构及其制法的剖视图，其中，图4E’为俯 视图，图4E是沿图4E，的线4E-4E的剖视图。主要组件符号说明1、2、3、4半导体封装结构10、20 导线架101、201 接触垫11、21、35、45 半导体芯片12、22、36 焊线
13、23、37、47 封装胶体14 焊料15电路板151 焊垫30、40 金属板30a、40a 第一表面30b、40b 第二表面300、400 凹槽301、401 置晶区302、402 接触垫区303,403 金属柱31、41 介电层31a、41a 第三表面31b、41b 第四表面3加、4加第一阻层32b、42b 第二阻层320a、420a 第一开口区320b、420b 第二开口区33金属层332、432 迹线3321、4321 线本体3322、4322 焊接垫3323、4323 迹线终端333置晶垫34、44 金属垫
具体实施例方式以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明 书所揭示的内容轻易地了解本发明的其它优点及功效。请参阅图3A至图3G，为本发明的半导体封装结构及其制法的剖视图，其中，图3E’ 是俯视图，图3E是沿图3E’的线3E-3E的剖视图。如图3A所示，准备金属板30，该金属板30具有相对的第一表面30a与第二表面 30b，该第一表面30a具有置晶区301与多个接触垫区302 ；其中，该金属板30的材质可为 铜。如图;3B所示，自该第一表面30a向第二表面30b的方向图案化该金属板30，从而 使该金属板30的置晶区301与多个接触垫区302以外的部分形成凹槽300，该凹槽300围 绕该置晶区301与各该接触垫区302 ；其中，该金属板30的图案化或凹槽300的形成可搭配 阻层(未图示)并通过蚀刻方式来形成，但是其是本领域的公知常识，故在此不加以赘述。如图3C所示，于该经图案化的金属板30表面上形成介电层31，从而令该置晶区301与多个接触垫区302外露出该介电层31。具体而言，于凹槽300上及第一表面30a上 涂布介电层31，并移除高于该第一表面30a的介电层31，以外露出该置晶区301与各该接 触垫区302 ；其中，该介电层31可包括环氧树脂的聚合物材料，且可通过研磨(grinding) 方式以移除该介电层31，使该介电层31与该置晶区301与多个接触垫区302表面齐平。如图3D所示，于该第一表面30a与该介电层31上形成第一阻层32a，且该第一阻 层3 形成多个第一开口区320a ；而该第二表面30b上则形成有第二阻层32b，且该第二阻 层32b形成多个第二开口区320b，令各该第二开口区320b对应该置晶区301与各该接触垫 区 302。如图3E与3E，图所示，于各该第一开口区320a中形成金属层33及于该第二表面 30b上的各该第二开口区320b中形成多个金属垫34，该金属层33包含置晶垫333与多个 迹线(trace) 332，该置晶垫333对应该置晶区301，各该迹线332包括线本体3321、延伸至 该置晶垫333周围的焊接垫3322及相对的迹线终端3323，且各该迹线终端3323对应连接 各该接触垫区302，而各该金属垫34对应该置晶区301与各该接触垫区302 ；然后，移除该 第一阻层3 与第二阻层32b ；其中，该金属层33与金属垫34可利用电镀方式来形成，且 该金属层33与金属垫34的材质可包括选自金、钯及镍所组成的组中的一种或多种，例如， 金/钯/镍/钯。在本发明的制法中，并未限制金属层与金属垫的制作顺序，因为阻层的形成或有 先后，但可于电镀时同时形成金属层与金属垫，因此，本发明无意限制金属层与金属垫的制 作顺序。再参阅图3E’，本发明的制法可令该多个接触垫区302以阵列形式围绕该置晶区 301，且各该焊接垫3322环状排列于该置晶垫333周围。如图3F所示，于该置晶垫333上接置半导体芯片35，该半导体芯片35通过焊线 36电性连接至各该焊接垫3322，并形成覆盖该半导体芯片35、焊线36、金属层33与介电层 31的封装胶体37。如图3G所示，移除未被该金属垫34所覆盖的金属板30部分，以形成多个对应该 置晶区301与各该接触垫区302的金属柱303，且该金属柱303凸出于该介电层31 ；最后， 进行切单(singulation)，得到半导体封装结构3。本发明还揭露一种半导体封装结构3，包括介电层31，具有相对的第三表面31a 与第四表面31b ；金属层33，设于该第三表面31a，该金属层33包含置晶垫333与多个迹线 332，各该迹线332包括线本体3321、延伸至该置晶垫333周围的焊接垫3322及相对的迹线 终端3323 ；多个金属柱303，贯穿该介电层31的第三表面31a与第四表面31b，且各该金属 柱303露出第三表面31a的一端连接该置晶垫333与各该迹线332的迹线终端3323，该介 电层31的第三表面31a与各该金属柱303构成一齐平表面，又该金属柱303凸出于该第四 表面31b ；半导体芯片35，接置于该置晶垫333上；焊线36，电性连接该半导体芯片35与各 该焊接垫3322 ；以及封装胶体37，覆盖该半导体芯片35、焊线36、金属层33与该介电层31 的第三表面31a。 上述的半导体封装结构3中，还包括金属垫34，设于该金属柱303凸出该第四表面 31b的一端上。 依前述的半导体封装结构3，该金属柱303的材质可为铜；该介电层31可为包括环氧树脂的聚合物材料；该金属层33与金属垫34可各自包括选自金、钯及镍所组成的组中 的一种或多种。优选地，该金属层33与金属垫34具有相同材质。此外，再参阅图3E’图可知，该多个金属柱303可以阵列形式设于该置晶垫333周 围，且在此优选实施例中，各该焊接垫3322环状排列于该置晶垫333周围。请参阅图4A至图4G所示的另一实施例，为本发明的另一半导体封装结构及其制 法的剖视图，其中，图4E，是俯视图，图4E是沿图4E，的线4E-4E的剖视图。如图4A所示，准备金属板40，该金属板40具有相对的第一表面40a与第二表面 40b，该第一表面40a具有置晶区401与多个接触垫区402 ；其中，该金属板40的材质可为 铜。如图4B所示，自该第一表面40a向第二表面40b的方向图案化该金属板40，从而 使该金属板40的多个接触垫区402以外的部分形成凹槽400，其中，该金属板40的图案化 或凹槽400的形成可搭配阻层(未图示)并通过蚀刻方式来形成，但是其为本领域的公知 常识，故在此不加以赘述。如图4C所示，于该经图案化的金属板40表面上形成介电层41，从而令该多个接触 垫区402外露出该介电层41。具体而言，于凹槽400上及第一表面40a上涂布介电层41， 并移除高于该第一表面40a的介电层41，以外露出各该接触垫区402 ；其中，该介电层41可 包括环氧树脂的聚合物材料，且可通过研磨(grinding)方式以移除该介电层41，使该介电 层41与该多个接触垫区402表面齐平。如图4D所示，于该第一表面40a与该介电层41上形成第一阻层42a，且该第一阻 层4 形成多个第一开口区420a ；而该第二表面40b上则形成有第二阻层42b，且该第二阻 层42b形成多个第二开口区420b，令各该第二开口区420b对应各该接触垫区402。如图4E与图4E，所示，于各该第一开口区420a中形成多个迹线432及于该第二表 面40b上的各该第二开口区420b中形成多个金属垫44，各该迹线432包括线本体4321、延 伸至该置晶区401中的焊接垫4322及相对的迹线终端4323，且各该迹线终端4323对应连 接各该接触垫区402，而各该金属垫44对应各该接触垫区402 ；然后，移除该第一阻层4 与第二阻层42b ；其中，该多个迹线432与金属垫44可利用电镀方式来形成，且该多个迹线 432与金属垫44的材质可包括选自金、钯及镍所组成的组中的一种或多种，例如，金/钯/ 镍/钯。在本发明的制法中，并未限制多个迹线与金属垫的制作顺序，因为阻层的形成或 有先后，但可于电镀时同时形成多个迹线与金属垫，是以，本发明无意限制多个迹线与金属 垫的制作顺序。再参阅图4E’，本发明的制法可令该多个接触垫区402以阵列形式围绕该置晶区 401，且各该焊接垫4322亦以阵列形式排列于该置晶区401中。如图4F所示，于该焊接垫4322上以覆晶方式接置半导体芯片45以电性连接各该 迹线432，并形成覆盖该半导体芯片45、多个迹线432与介电层41的封装胶体47。如图4G所示，移除未被该金属垫44所覆盖的金属板40部分，以形成多个对应 各该接触垫区402的金属柱403，且该金属柱403凸出于该介电层41 ；最后，进行切单 (singulation)，得到半导体封装结构4。本发明还揭露一种半导体封装结构4，包括介电层41，具有相对的第三表面41a与第四表面41b，且该第三表面41a具有置晶区401与多个接触垫区402 ；多个迹线432， 设于该第三表面41a上，各该迹线432包括线本体4321、延伸至该置晶区401中的焊接垫 4322及相对的迹线终端4323 ；多个金属柱403，贯穿该介电层41的第三表面41a与第四表 面41b，且各该金属柱403露出第三表面41a的一端连接各该迹线432的迹线终端4323，该 介电层41的第三表面41a与各该金属柱403构成一齐平表面，又该金属柱403凸出于该第 四表面41b ；半导体芯片45，接置于该焊接垫4322上以电性连接各该迹线432 ；以及封装胶 体47，覆盖该半导体芯片45、各该迹线432与该介电层41的第三表面41a。上述的半导体封装结构4中，还可包括金属垫44，设于该金属柱403凸出该第四表 面41b的一端上。依前述的半导体封装结构4，该金属柱403的材质可为铜；该介电层41可为包括 环氧树脂的聚合物材料；该多个迹线432与金属垫44的材质可各自包括选自金、钯及镍所 组成的组中的一种或多种。优选地，该多个迹线432与金属垫44具有相同材质。此外，再参阅图4E，可知，该多个金属柱403可以阵列形式设于该置晶区401周围， 且在此优选实施例中，各该焊接垫4322环状排列于该置晶区401中。综上所述，本发明的半导体封装结构可于介电层的置晶侧布设焊接垫与迹线，使 得焊线不致过长且不致交错紧密，因而增加电性连接质量；另外，本发明的半导体封装结构 的金属柱凸出于底部表面，所以将该金属柱焊接至电路板时，可使焊料稳定接合，且焊料不 易溢流与桥接；此外，本发明的半导体封装结构可形成高密度且阵列排列的输入/输出端， 因此适用范围较大。上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何 本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发 明的权利保护范围，应如本发明的权利要求书所列。
权利要求
1.一种半导体封装结构，包括介电层，具有相对的第三表面与第四表面；金属层，设于该第三表面上，该金属层包含置晶垫与多个迹线，各该迹线包括线本体、 延伸至该置晶垫周围的焊接垫及相对的迹线终端；多个金属柱，贯穿该介电层的第三表面与第四表面，且各该金属柱露出该第三表面的 一端连接该置晶垫与各该迹线的迹线终端，又该金属柱凸出于该第四表面； 半导体芯片，接置于该置晶垫上； 焊线，电性连接该半导体芯片与各该焊接垫；以及 封装胶体，覆盖该半导体芯片、焊线、金属层与该介电层的第三表面。
2.根据权利要求1所述的半导体封装结构，还包括金属垫，设于该金属柱凸出该第四 表面的一端上。
3.根据权利要求2所述的半导体封装结构，其中，该金属垫包括选自金、钯及镍所组成 的组中的一种或多种。
4.根据权利要求1所述的半导体封装结构，其中，该金属柱的材质为铜。
5.根据权利要求1所述的半导体封装结构，其中，该金属层的材质包括选自金、钯及镍 所组成的组中的一种或多种。
6.根据权利要求1所述的半导体封装结构，其中，该多个金属柱以阵列形式设于该置 晶垫周围。
7.根据权利要求1所述的半导体封装结构，其中，各该焊接垫环状排列于该置晶垫周围。
8.根据权利要求1所述的半导体封装结构，其中，该介电层的第三表面与各该金属柱 构成一齐平表面。
9.一种半导体封装结构的制法，包括准备金属板，该金属板具有相对的第一表面与第二表面，该第一表面具有置晶区与多 个接触垫区；自该第一表面向第二表面的方向图案化该金属板，从而使该金属板的置晶区与多个接 触垫区以外的部分形成凹槽；于该经图案化的金属板表面上形成介电层，从而令该置晶区与多个接触垫区外露出该 介电层；于该第一表面与该介电层上形成金属层及于该第二表面上形成多个金属垫，该金属层 包含置晶垫与多个迹线，该置晶垫对应该置晶区，各该迹线包括线本体、延伸至该置晶垫周 围的焊接垫及相对的迹线终端，且各该迹线终端对应连接各该接触垫区，且各该金属垫对 应该置晶区与各该接触垫区；于该置晶垫上接置半导体芯片，并以焊线电性连接各该焊接垫； 形成覆盖该半导体芯片、焊线、金属层与介电层的封装胶体；移除未被该金属垫所覆盖的金属板，以形成多个对应该置晶区与各该接触垫区的金属 柱，且该金属柱凸出于该介电层；以及 进行切单，得到半导体封装结构。
10.根据权利要求9所述的半导体封装结构的制法，其中，形成该介电层的步骤包括于该经图案化的金属板表面涂布并研磨该介电层，使该介电层与该置晶区与多个接触垫区表 面齐平。
11.根据权利要求9所述的半导体封装结构的制法，于该第一表面与该介电层上形成 该金属层的步骤包括于该第一表面与该介电层上形成第一阻层，且该第一阻层形成多个第一开口区； 于各该第一开口区中形成该金属层；以及 移除该第一阻层。
12.根据权利要求9所述的半导体封装结构的制法，于该第二表面上形成该金属垫的 步骤包括于该第二表面上形成第二阻层，且该第二阻层形成多个第二开口区，令各该第二开口 区对应该置晶区与各该接触垫区；于各该第二开口区中形成该金属垫；以及 移除该第二阻层。
13.根据权利要求9所述的半导体封装结构的制法，其中，该金属板的材质为铜。
14.根据权利要求9所述的半导体封装结构的制法，其中，该多个接触垫区以阵列形式 围绕该置晶区。
15.根据权利要求9所述的半导体封装结构的制法，其中，该金属层的材质包括选自 金、钯及镍所组成的组中的一种或多种。
16.根据权利要求9所述的半导体封装结构的制法，其中，各该焊接垫环状排列于该置晶垫周围。
17.根据权利要求9所述的半导体封装结构的制法，其中，该金属垫的材质包括选自 金、钯及镍所组成的组中的一种或多种。
18.一种半导体封装结构，包括介电层，具有相对的第三表面与第四表面，且该第三表面具有置晶区与多个接触垫区；多个迹线，设于该第三表面上，各该迹线包括线本体、延伸至该置晶区中的焊接垫及相 对的迹线终端；多个金属柱，贯穿该介电层的第三表面与第四表面，且各该金属柱露出该第三表面的 一端连接各该迹线的迹线终端，又该金属柱凸出于该第四表面； 半导体芯片，接置于该焊接垫上以电性连接各该迹线；以及 封装胶体，覆盖该半导体芯片、各该迹线与该介电层的第三表面。
19.根据权利要求18所述的半导体封装结构，还包括金属垫，设于该金属柱凸出该第 四表面的一端上。
20.根据权利要求19所述的半导体封装结构，其中，该金属垫包括选自金、钯及镍所组 成的组中的一种或多种。
21.根据权利要求18所述的半导体封装结构，其中，该金属柱的材质为铜。
22.根据权利要求18所述的半导体封装结构，其中，该多个迹线的材质包括选自金、钯 及镍所组成的组中的一种或多种。
23.根据权利要求18所述的半导体封装结构，其中，该多金属柱以阵列形式设于该置晶区周围。
24.根据权利要求18所述的半导体封装结构，其中，各该焊接垫以阵列形式排列于该置晶区中。
25.根据权利要求18所述的半导体封装结构，其中，该介电层的第三表面与各该金属 柱构成一齐平表面。
26.一种半导体封装结构的制法，包括准备金属板，该金属板具有相对的第一表面与第二表面，该第一表面具有置晶区与多 个接触垫区；自该第一表面向第二表面的方向图案化该金属板，从而使该金属板的多个接触垫区以 外的部分形成凹槽；于该经图案化的金属板表面上形成介电层，从而令该多个接触垫区外露出该介电层； 于该第一表面与该介电层上形成多个迹线及于该第二表面上形成多个金属垫，各该迹 线包括线本体、延伸至该置晶区中的焊接垫及相对的迹线终端，且各该迹线终端对应连接 各该接触垫区，且各该金属垫对应各该接触垫区；于该焊接垫上接置半导体芯片以电性连接各该迹线； 形成覆盖该半导体芯片、多个迹线与介电层的封装胶体；移除未被该金属垫所覆盖的金属板，以形成多个对应各该接触垫区的金属柱，且该金 属柱凸出于该介电层；以及进行切单，得到半导体封装结构。
27.根据权利要求沈所述的半导体封装结构的制法，其中，形成该介电层的步骤包括 于该经图案化的金属板表面涂布并研磨该介电层，使该介电层与该多个接触垫区表面齐 平。
28.根据权利要求沈所述的半导体封装结构的制法，于该第一表面与该介电层上形成 该多个迹线的步骤包括于该第一表面与该介电层上形成第一阻层，且该第一阻层形成多个第一开口区； 于各该第一开口区中形成该多个迹线；以及 移除该第一阻层。
29.根据权利要求沈所述的半导体封装结构的制法，于该第二表面上形成该金属垫的 步骤包括于该第二表面上形成第二阻层，且该第二阻层形成多第二开口区，令各该第二开口区 对应各该接触垫区；于各该第二开口区中形成该金属垫；以及 移除该第二阻层。
30.根据权利要求沈所述的半导体封装结构的制法，其中，该金属板的材质为铜。
31.根据权利要求沈所述的半导体封装结构的制法，其中，该多个接触垫区以阵列形 式围绕该置晶区。
32.根据权利要求沈所述的半导体封装结构的制法，其中，该多个迹线的材质包括选 自金、钯及镍所组成的组中的一种或多种。
33.根据权利要求沈所述的半导体封装结构的制法，其中，各该焊接垫以阵列形式排列于该置晶区中。
34.根据权利要求沈所述的半导体封装结构的制法，其中，该金属垫的材质包括选自 金、钯及镍所组成的组中的一种或多种。
全文摘要
一种半导体封装结构，包括介电层；设于该介电层的金属层，该金属层包含置晶垫与多个迹线，各该迹线包括线本体、延伸至该置晶垫周围的焊接垫及相对的迹线终端；多个金属柱，各自贯穿该介电层且一端连接该置晶垫与各该迹线终端，又该金属柱的另一端凸出于该介电层；半导体芯片，设于该置晶垫上且电性连接各该焊接垫；以及封装胶体，用以覆盖该半导体芯片、焊线、金属层与介电层。本发明的半导体封装结构于置晶侧布设具有焊接垫的迹线，使得焊线不致过长且不致交错紧密，又本发明的半导体封装结构的金属柱凸出介电层底部表面，因此在焊接至电路板时较不易有焊料桥接的现象。本发明还提供一种半导体封装结构的制法。
文档编号H01L21/50GK102130088SQ20101000429
公开日2011年7月20日 申请日期2010年1月20日 优先权日2010年1月20日
发明者李春源, 林邦群, 柯俊吉, 黄建屏 申请人:矽品精密工业股份有限公司