专利名称：堆叠及对位多个集成电路的方法及系统的制作方法
技术领域：
本发明涉及集成电路，且特别涉及堆叠及对位多个集成电路的方法及系统。
背景技术：
在半导体工艺中，经常需要精确堆叠及结合两个或以上的集成电路芯片或晶片。 进行对位及堆叠时必需在具有高度精准度的状况下被施行，以避免损伤该芯片或晶片。如 图1所示，在传统使用“凸块对凸块”的结合工艺中，在第一芯片或晶片的一系列凸块或突 出部与第二芯片或晶片对应的一系列凸块或突出部进行对位及结合。请参照图1，该传统工 艺不具有任何可确保两芯片或晶片进行合适的机械对位的手段，因此需要一具有高度精确 的结合工具。图1所示的状况下，显示一高度错位的对位结果。即使少量的对位错误也会 对所得的结构的电及机械性质产生不良影响。因此，目前急需一用来对芯片或晶片提供机械对位的集成电路堆叠及结合的系统 及方法，以降低集成电路在进行对位时造成损害的风险。
发明内容
在一较佳实施例中，本发明包含一种堆叠及对位多个集成电路的方法。该方法包 含以下步骤提供一具有至少一漏斗形插槽的第一集成电路，提供一具有至少一突出部的 第二集成电路，将该至少一突出部与该至少一漏斗形插槽进行对位，以及将该第一集成电 路与该第二集成电路进行结合。在另一较佳实施例中，本发明包含一种堆叠及对位多个集成电路的系统。该系统 包含具有至少一漏斗形插槽的第一集成电路，金属化扩散阻障层配置于该漏斗形插槽的内 部，以及一第二集成电路，其中该至少一漏斗形插槽用以承接该第二集成电路的一突出部。在另一较佳实施例中，本发明包含制造具有一对位及堆叠装置类型的集成电路的 方法。该方法包含形成多个蚀刻停止层于一介电材料，该介电材料包含多个金属层，该蚀刻 停止层定义出一被蚀刻区域的边界，形成一光致抗蚀剂层于该介电材料的一表面，蚀刻该 介电材料至一预定深度以形成一漏斗形插槽，以及形成一金属化扩散阻障层于该漏斗形插 槽的内部。由于插槽具有漏斗形状允许该上芯片或晶片及该下芯片或晶片进行主动对位，符 合所需的精确度，因此降低该上及下芯片或晶片及受损的风险以及该堆叠及结合程序的所 有成本。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合所附附图，作详细说明如下。
图1是显示公知堆叠及对位集成电路的方法。图2是一透视图，显示一根据本发明原则所述的对位及堆叠集成电路系统。
图3是一侧视剖面图，显示图2所述的系统在进行两个集成电路的堆叠及结合的配置。图4A-图4D是绘示制造本发明所述的具有一对位插槽的集成电路的方法，其各种 中间步骤。图5A-图5C为一系列的侧视剖面图，显示本发明一实施例的操作。图6是一侧视剖面图，显示本发明另一实施例的操作。图7是一侧视剖面图，显示本发明一实施例所述的具有一强化金属条状阵列的对 位插槽。图8是一侧视剖面图，显示本发明又一实施例的操作。并且，上述附图中的附图标记说明如下12 下芯片或晶片；14 插槽；
16上表面；18 上芯片或晶片；
20 凸块或突出部；22 下表面；
40 介电材料；42H]莫层；
44 金属蚀刻停止层 46 侧壁沟槽；
48 光致抗蚀剂层；50 金属化扩散阻障层
52 底部层；54 插)曹的侧壁；
70 金属条；80 插)曹；
82 焊料球；M1--M7 "金属层；以及
VI--V6 接触栓。
具体实施例方式本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实 施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发 明。首先，请参照图2，显示本发明一实施例。如图2所示，提供一下芯片或晶片12，其 具有至少一插槽14配置于一上表面16。该插槽14可以为任何适当的形状，一般来说可具 有一圆形开口。该插槽14的侧壁向内延伸至该下芯片或晶片12的本体以形成具有漏斗形 状的插槽。此外，配置于该上表面16的插槽14可为任何数量。在一实施例中，图2显示该 芯片或晶片12具有十二个插槽。如所绘示的插槽14分布于该下芯片或晶片12的上表面 16，本领域普通技术人员将可了解本发明也可以其他公知配置的方式来加以实施，其中插 槽14与该下芯片或晶片12的周围对齐，形成于该上表面16的中心区域，或者是其他的变 化。仍请参照图2，显示一上芯片或晶片18，其具有多个凸块或突出部20配置于一下 表面22之上。相似于该下芯片或晶片12，该上芯片或晶片18可具有任何数量的凸块或突 出部20配置于其上。然而，配置于该上芯片或晶片18的下表面22的该凸块或突出部的数 量较佳对应配置于该下芯片或晶片12的上表面的插槽14的数量。因此，该上芯片或晶片 18可例如具有12个凸块或突出部20配置于其上。请参照图3，显示该上芯片或晶片18与该下芯片或晶片12进行堆叠及结合。该插槽14配置于该下芯片或晶片12的上表面16用以承接配置于该上芯片或晶片18的下表面 的该凸块或突出部20。由于该插槽14具有漏斗形状允许该上芯片或晶片18及该下芯片或 晶片12进行主动对位，符合所需的精确度，因此降低该上及下芯片或晶片12及18受损的 风险以及该堆叠及结合程序的所有成本。请参照图4A-图4D，显示制造如图2及图3所示的具有插槽的集成电路的流程。 如图4A所示，该下芯片或晶片12典型地由一介电材料40所构成。该介电材料40可为任 何适合的材料，例如SiN、Si02、或SiC。该介电材料40典型地仅包含数个膜层42。数个金 属层M1-M7、接触栓V1-V6、及金属蚀刻停止层44嵌入该介电材料40中。该蚀刻停止层44 包含多个侧壁沟槽46。这些侧壁沟槽46增加焊料的结合区域。如图4B、图4C、及图4D所示，该光致抗蚀剂层48被形成于该介电材料层40的上 表面16。该光致抗蚀剂层48可避免该介电材料40在蚀刻过程中受到损害。接着，介于该 蚀刻停止层44的介电材料被一蚀刻步骤加以移除。该蚀刻步骤可为任何合适的工艺，较佳 为一干蚀刻或一湿蚀刻工艺。在该蚀刻工艺过程中，该光致抗蚀剂层48避免不需被蚀刻的 介电材料40被蚀刻。该蚀刻停止层44对蚀刻工艺具有抵抗能力，因此可确保该插槽14可 形成所需的漏斗形结构。当该蚀刻工艺完成后，将该光致抗蚀剂层48移除。请参照图5A-图5C，显示本发明一实施例所述堆叠及结合两个集成电路的方法。 一金属化扩散阻障层50被形成于该插槽14的内部。该金属化扩散阻障层50典型地具有 一厚度大于2微米，且该金属化扩散阻障层50可仅由一扩散阻障层(例如镍)或是焊料润 湿层(例如金)所构成。该金属化扩散阻障层50的形成具有两个目的。第一，该金属化扩 散阻障层50可加强该插槽14的一底部层52。第二，该金属化扩散阻障层50可平滑该插槽 的侧壁54以提供较佳的机械结合对位。如图5B及图5C所示，该插槽14用来承接配置于该上芯片或晶片18上表面22的 一凸块或突出部20。举例来说，图5B所示的该凸块或突出部20为一焊料凸块。该插槽14 的平滑测壁54用来协助该上芯片或晶片18以适当安置及对齐于该下芯片或晶片12。当 座落于该插槽14中时，该凸块与该侧壁54结合，因此使得上下芯片或晶片12及18组装完 成。请参照图6，绘示在本发明一较佳实施例中所使用的凸块或突出部20为一由该上 芯片或晶片18的下表面22所突出的一铜凸块或一直通硅晶穿孔(Through-Silicon Via、 TSV)铜钉。如图6所示，该金属化扩散阻障层50也可直接形成于该凸块或突出部20之上， 以取代形成于该插槽14的侧壁54上。或是，该金属化扩散阻障层50同时形成于该凸块或 突出部20及该插槽14的侧壁54之上。请参照图7，绘示在本发明一较佳实施例中，一金属条70嵌入环绕该插槽14的区 域内的该介电材料40。该金属条阵列作用以强化该介电材料40以及形成一用来结合的坚 固结构。请参照图8，绘示在本发明一较佳实施例中，该上芯片或晶片18可包含一插槽80， 其中该插槽80对应配置于该下芯片或晶片12的该插槽14。在使用时，将一焊料球82配置 于该上芯片或晶片18及下芯片或晶片12各自的插槽14及80间。该插槽14及80的倾斜 的侧壁协助该上及下芯片或晶片18及12在结合时的对位。虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发 明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种堆叠及对位多个集成电路的方法，包含提供一第一集成电路包含多个金属层，该第一集成电路具有至少一漏斗形插槽；提供一第二集成电路，该第二集成电路具有至少一突出部；将该至少一突出部与该至少一漏斗形插槽进行对位；以及将该第一集成电路与该第二集成电路进行结合。
2.如权利要求1所述的方法，其中该漏斗形插槽的一侧壁配置成与该第一集成电路的 一上表面构成45度夹角。
3.如权利要求1所述的方法，其中该漏斗形插槽由该第一集成电路的一上表面延伸至 所述多个金属层的一中间金属层。
4.如权利要求3所述的方法，其中该中间金属层为所述多个金属层的最下层金属层。
5.如权利要求1所述的方法，其中该第二集成电路包含一第二漏斗形插槽。
6.一种堆叠及对位多个集成电路的系统，包含 一具有至少一漏斗形插槽的第一集成电路； 一金属化扩散阻障层配置于该漏斗形插槽的内部； 一第二集成电路；以及其中该至少一漏斗形插槽用以承接该第二集成电路的一突出部。
7.如权利要求6所述的系统，其中该漏斗形插槽的一侧壁配置成与该第一集成电路的 一上表面构成45度夹角。
8.如权利要求6所述的系统，其中该漏斗形插槽由该第一集成电路的一上表面延伸至 所述多个金属层的一中间金属层。
9.如权利要求8所述的系统，其中该中间金属层为所述多个金属层的最下层金属层。
10.如权利要求6所述的系统，其中该第二集成电路包含至少一突出部。
11.如权利要求6所述的系统，还包含一金属阵列配置于该第一集成电路的一区域内， 该区域环绕该漏斗形插槽，且该金属阵列用以强化该第一集成电路的环绕该漏斗形开口的 区域。
12.一种制造具有对位及堆叠装置类型的集成电路的方法，该方法包含形成多个蚀刻停止层于一介电材料内，该介电材料包含多个金属层，该蚀刻停止层定 义出一被蚀刻区域的边界；形成一光致抗蚀剂层于该介电材料的一表面； 蚀刻该介电材料至一预定深度以形成一漏斗形插槽；以及 形成一金属化扩散阻障层于该漏斗形插槽的内部。
13.如权利要求12所述的方法，其中该漏斗形插槽由该第一集成电路的一上表面延伸 至所述多个金属层的一中间金属层。
14.如权利要求13所述的方法，其中该中间金属层为所述多个金属层的最下层金属层。
全文摘要
一种堆叠及对位多个集成电路的方法及系统。该方法包含提供一具有至少一漏斗形插槽的第一集成电路，提供一第二集成电路，将第二集成电路至少一突出部与该至少一漏斗形插槽进行对位，以及将该第一集成电路与该第二集成电路进行结合。该系统包含具有至少一漏斗形插槽的第一集成电路，金属化扩散阻障层配置于该漏斗形插槽的内部，以及一第二集成电路，其中该至少一漏斗形插槽用以承接该第二集成电路的一突出部。由于插槽具有漏斗形状允许该上芯片或晶片及该下芯片或晶片进行主动对位，符合所需的精确度，因此降低该上及下芯片或晶片及受损的风险以及该堆叠及结合程序的所有成本。
文档编号H01L21/77GK101853778SQ20101010664
公开日2010年10月6日 申请日期2010年1月22日 优先权日2009年1月26日
发明者卿恺明 申请人:台湾积体电路制造股份有限公司