专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置和其制造方法，特别涉及具有沟道式栅极结构的半导体装 置和其制造方法。
背景技术：
图 10为以往的沟道式栅极型功率MOSFET(Metal Oxide Field Effecttransistor) 结构的截面图。以往的沟道式栅极型功率MOSFET具有在未图示的η+型基板上形成的η-型外延 层1、在该外延层1上形成的P型基底层2和在该基底层2上形成的η+型的源层3。然后， 该沟道式栅极型功率MOSFET进一步包括从平面上看形成为条纹状且形成为贯通基底层2 和源层3到达外延层1的沟道4、在该沟道4内部隔着栅极绝缘膜5而形成的栅极6、在栅 极6上形成的层间绝缘膜7、形成为与基底层2和源层3相接的源极8和形成为与外延层1 相接的漏极9。以往的沟道式栅极型功率金属氧化物半导体场效应管(MOSFET)的制造方法如下 所述。外延层1使用众所周知的CVD(Chemical Vapor D印osition)法等使其在未图示 的基板上生长。对外延层1使用离子注入法注入硼(B)，使该硼活性化形成基底层2。对基 底层2使用离子注入法注入砷(As)，使该砷活性化形成源层3。然后，在基底层2和源层3上形成由氧化膜形成的掩模。使用该掩模和反应性离 子刻蚀机(RIE)，形成贯通基底层2和源层3而到达外延层1的沟道4。该沟道4例如具有 0.44!11 1.(^111的宽度。然后，使用热氧化法，在沟道4的内部形成未图示的牺牲氧化膜。 除去该牺牲氧化膜后，使用再次热氧化法在沟道4内部形成栅极氧化膜5。使用CVD法等， 在沟道4内部隔着栅极氧化膜5埋入多晶硅，形成由该多晶硅组成的栅极6。然后，在该栅 极6上形成层间绝缘膜7，在该层间绝缘膜7上使用蒸汽沉积法形成源极8和漏极9。以往的沟道式栅极型功率MOSFET中，由于沿着沟道4的外壁形成通道(电流 通路)，因此，与平面型功率MOSFET相比较，可以提高单元(cell)密度。进一步，在特开 2000-299464号公报(专利文献)中公开有在沟道4的底部如果形成η+型的半导体层，可 以降低导通电阻(R。n)。但是，沟道式栅极型功率MOSFET虽然可以降低导通电阻，却不能确保充分的耐 压。这个问题不仅成为被上述专利文献公开结构的功率MOSFET的问题，也成为沟道式栅极 型IGBT的问题。
发明内容
本发明是为了解决上述课题而完成的发明。因此，本发明提供一种达到耐高压化 和导通电阻稳定化的同时具有沟道式栅极结构的半导体装置和其制造方法。为了解决上述这样的课题，本发明实施例涉及的第1特征为一种半导体装置，包括具有第1导电型的外延层、在外延层上邻接而形成的且具有和第1导电型相反的第2导 电型的基底层、在基底层上选择地形成的具有第1导电型的源层、以到达外延层的方式贯 通基底层和源层而形成的沟道、沿着沟道的内壁而形成的绝缘膜、隔着绝缘膜在沟道的内 部形成的控制电极、在外延层中沿着沟道的底部而形成的第1导电型的半导体区域。另外，本发明的实施例涉及的第2特征为一种半导体装置的制造方法，包括使用 离子注入法向第1导电型的外延层注入第2导电型的杂质而形成基底层的工序、使用离子 注入法向基底层注入第1导电型的杂质而形成源层的工序、贯通基底层和源层而到达外延 层来形成沟道的工序、在沟道内部形成第1氧化膜的工序、在形成第1氧化膜工序之后使用 离子注入法注入第1导电型的杂质而在沟道底部的外延层上形成第1导电型的半导体区域 的工序。
图1为本发明实施例涉及的具有沟道式栅极结构的半导体装置的平面图。图2为实施例涉及的半导体装置的在A-A线进行剖视的截面图。图3至图7是用于说明实施例涉及的半导体装置制造方法的工程截面图。图8是显示具有沟道式栅极结构的半导体装置的导通电阻(Ron)和漏电压(Vds) 关系的关联图。图9是本发明实施例的变形例涉及的具有沟道式栅极结构的半导体装置的平面 图。图10是以往的沟道式栅极型功率MOSFET的结构截面图。符号说明1 外延层2 基底层3 源层4 沟道5栅极氧化膜5d牺牲氧化膜6 栅极7层间绝缘膜8 源极9 漏极10半导体层11反转层
具体实施例方式以下，参照
本发明的实施方式。以下附图的记载中，对同样或类似的部分 赋予同样或类似的符号。只是，附图为示意性的，会与现实有些不同。另外，附图相互间，有 包括相互之间的尺寸关系或比率不同的部分的情况。图1为本发明一实施例涉及的具有沟道式栅极结构的半导体装置的平面图，图2为图1所示的半导体装置的在A-A线进行剖视的截面图。本实施例的具有沟道式栅极结构的半导体装置为沟道式栅极型功率MOSFET (金 属氧化物半导体场效应管)。该沟道式栅极型功率MOSFET具有在未图示的η+型基板、在该 基板上形成的η-型的外延层1、在该外延层1上形成的ρ型基底层2和在该基底层2上形 成的η+型的源层3。进一步，沟道式栅极型功率MOSFET包括从平面上看形成为条纹状且 贯通基底层2和源层3到达外延层1的沟道4、在该沟道4内部隔着栅极绝缘膜5而形成的 栅极6、在栅极绝缘膜5和栅极6上形成的层间绝缘膜7、形成为与基底层2和源层3相接 的源极8和形成为与外延层1相接的漏极9。然后，该沟道式栅极型功率MOSFET包含以 与基底层2邻接的方式在外延层1内沿沟道4的底部形成的且与外延层1具有同样的杂质 浓度的η-型半导体层(半导体区域)10。S卩，η-型半导体层10和外延层1的杂质浓度比 源层3的杂质浓度低。沟道4的底部(底面位置)设定为比基底层2的底面(与外延层1的ρη结的面) 要深。因此，η-型半导体层10形成在比基底层2更深的位置。本实施例中，η-型半导体层 10比基底层2更深，沿沟道4的底面而形成，且截面形成为凹型形状。栅极6优选突出于基底层2和源层3的表面，形成为侵入到层间绝缘膜7中。
图3至图7是显示本实施例涉及的具有沟道式栅极结构的半导体装置(沟道式栅 极型功率M0SFET)制造方法的工序的截面图。首先，使用众所周知的CVD(Chemical Vapor D印osition)法等在未图示的基板 上生长外延层1。对该外延层1几乎整面使用离子注入法注入硼(B)，使硼活性化在外延 层1上形成基底层2。然后，使用离子注入法对基底层2选择性地注入砷(As)，使砷活性 化在基底层2上形成岛状的源层3 (参照图3)。这里，外延层1的η型杂质浓度设定为 1 X IO14CnT3 1 X 1015cm_3，外延层1的厚度设定为30 μ m 50 μ m。基底层2的ρ型杂质浓 度设定为5 X IO16CnT3 5 X 1017cm"3,基底层2的厚度设定为1. 0 μ m 1. 5 μ m。接下来，在基底层2和源层3上形成例如由氧化膜形成的未图示的掩模。之后，使 用掩模和反应性离子刻蚀机(RIE)，以贯通基底层2和源层3而到达外延层1的方式形成所 希望的沟道4 (参照图4)。本实施例中沟道4的宽度设定为0. 4 μ m 1. 0 μ m，从基底层2 表面开始的深度为1. 0 μ m 2. 0 μ m。另外，本实施例的沟道4具有相对于该底面具有60 度 89度范围的内角的截面锥形的内壁。通过适宜地选择掩模的形状或反应性离子刻蚀 机的含有氟(F)或氯(Cl)的蚀刻气体种类，可以容易地得到沟道4的截面形状。然后，为了除去反应性离子刻蚀机的坏影响，使用热氧化法在沟道4的内壁形成 牺牲氧化膜5d(第1氧化膜)(参照图5)。由于含在基底层2中的ρ型杂质从沟道4的侧 壁扩散到外延层1内(产生外扩散)而混入，与使用该热氧化法形成牺牲氧化膜5d的工序 同时，在露出于沟道4底部的外延层1的表面部分形成ρ型反转层11 (同样参照图5)。然后，使用离子注入法在沟道4内注入磷(P)或砷(As)等η型杂质。该η型杂 质相对于沟道4的底部被垂直地注入，进一步，经过牺牲氧化膜5d被注入到外延层1的表 面部分。通过热扩散使该η型杂质活性化，从而再次反转P型的反转层11的导电型，形成 η-型半导体层10 (参照图6)。这时，η型杂质的离子注入量由反转层11的浓度和深度来 决定，而将η-型半导体层10的杂质浓度决定为与外延层1的杂质浓度相同。活性化η型 杂质的工序可以在与其后进行的形成栅极氧化膜5的热氧化工序为同一个工序中进行，也可以在该热氧化工序之后进行。接下来，使用含有氟化氢(HF)溶液等的湿式蚀刻，除去牺牲氧化膜5d，之后进行 热氧化工序，在沟道4的底面和内壁形成栅极氧化膜5(参照图7)。之后，使用化学气相沉 积(CVD)法等，通过在沟道4内部埋入多晶硅而形成栅极6。接着，在栅极6上形成层间绝 缘膜7，使用蒸汽沉积法形成源极8和漏极9。然后，在外延层1的与基底层2相反的表面 上形成漏极9 (参照图7)，完成本实施例涉及的半导体装置。这里，以往的沟道式栅极型功率MOSFET中，例如如果试图600V左右的耐高压化， 外延层1就需要设定为IX IO14CnT3 IX IO15CnT3左右的低杂质浓度。这时，虽然可以得到 上述耐高压，但是如图8中作为实线b所示，导通电阻(Ron)产生依存于漏电压(Vds)的变动。该导通电阻(Ron)依存于漏电压(Vds)的现象是因为，如前述，在外延层1中沿着 沟道4的底部形成ρ型的反转层11，流过源极_漏极之间的电流经由由ρ型反转层11和 外延层1生成的pn结而流过。P型反转层11与基底层2邻接的情况时，受这样的漏电压 (Vds)的影响变得最大。另外，在形成牺牲氧化膜5d或栅极氧化膜5的热氧化工序中，通过以下的机理形 成P型反转层11。在热氧化工序中，由于供给到基板的氧化性气体不容易到达沟道4的底 部，从而抑制沟道4的底部的氧化膜的成长。由此，含在基底层2中的ρ型杂质外扩散，混 入到沟道4的底部，容易产生所说的自动掺杂(auto doping)现象。特别在具有耐高压结 构的沟道式栅极型功率MOSFET中，为了确保在外延层1和基底层2之间的pn结的耐压，设 定低的外延层1的杂质浓度，由于自动掺杂，在沟道4的底部，外延层1的表面部分的一部 分的导电型由η型反转为P型，容易形成P型的反转层11。本实施例涉及的沟道式栅极型功率MOSFET中，由于基本上使用杂质浓度低的外 延层1，因此可以实现耐高压化。进一步，本实施例涉及的沟道式栅极型功率MOSFET中，由 于在沟道4的底部在外延层1中形成η-型半导体层10，ρ型反转层11可以再次反转成η 型，如图8实线a所示，可以得到导通电阻(Ron)不依存于漏电压(Vds)的开关特性的稳定 性。然后，η-型半导体层10的杂质浓度由于设定为与外延层1的杂质浓度相同，因此可以 确保原本的耐高压化。另外，本实施例涉及的制造方法中，在形成ρ型反转层11后，杂质浓度的控制性和 固相扩散法相比，由于使用高的离子注入法，注入η型杂质，形成η-型半导体层10，因此可 以制作能够同时实现耐高压化和导通电阻稳定化的沟道式栅极型功率M0SFET。另外，本发明中，由半导体装置所要求的电特性或工艺过程所决定的宽度尺寸窄 的沟道4也适用于如图9所示的柱状的沟道4等内部配置有栅极6的沟道式栅极型功率 MOSFET0这种沟道式栅极型功率MOSFET中，由于沟道4的开口尺寸小，向沟道4内部供给 氧化性气体少，更加抑制栅极氧化膜5的成长，更容易产生自动掺杂现象。但是，由本实施 例的制造方法，由于使用离子注入法，在沟道4的底部，以适当的杂质浓度确切地形成η-型 半导体层10，因此可以同时实现沟道式栅极型功率MOSFET的耐高压化和导通电阻稳定化。另一实施例以上，对本发明实施方式的一个例子进行了说明，但本发明并不限定于所涉及的 特定的实施方式中，在权利要求范围所记载的本发明宗旨的范围内，可以进行各种变化、变更。例如，本发明可以适用于作为栅极氧化膜5的取代，以氧化膜以外的氮化膜或重合有氧化膜和氮化膜的复合膜、或氮氧化合物膜为栅极绝缘膜的沟道式栅极型功率 MOSFET(Metal Oxide Field Effect transistor)。另外，本发明适用于在外延层1和漏极9之间具有ρ型半导体层的IGBT。另外， 本发明可以适用于各层具有相反导电型，例如由P沟道型沟道式栅极型功率MOSFET组成的 半导体装置。本发明还可以适用于由于自动掺杂以外的原因在沟道4底部形成异常层的情 况。
权利要求
一种半导体装置，其特征在于，包括具有第1导电型的外延层；在所述外延层上邻接而形成的且具有和第1导电型相反的第2导电型的基底层；在所述基底层上选择地形成的具有所述第1导电型的源层；贯通所述基底层和所述源层且到达所述外延层的沟道；沿着所述沟道的内壁而形成的绝缘膜；隔着所述绝缘膜在所述沟道的内部形成的控制电极；和在所述外延层中沿着所述沟道的底部而形成的所述第1导电型的半导体区域。
2.根据权利要求1所述的半导体装置，其中，所述半导体区域具有与所述外延层相同 的杂质浓度。
3.根据权利要求1所述的半导体装置，其中，所述半导体区域和所述外延层的杂质浓 度比所述源层的杂质浓度低。
4.根据权利要求1所述的半导体装置，其中，所述沟道底部构成为比所述源层深，所述 半导体区域设置在比所述源层更深的位置。
5.根据权利要求1所述的半导体装置，其中，所述沟道的侧壁具有锥形。
6.一种半导体装置的制造方法，其特征在于，包括使用离子注入法向第1导电型的外延层注入第2导电型的杂质而形成基底层的工序； 使用离子注入法向所述基底层注入第1导电型的杂质而形成源层的工序； 贯通所述基底层和所述源层并到达所述外延层来形成沟道的工序； 在所述沟道内部形成第1氧化膜的工序；和在形成所述第1氧化膜工序后，使用离子注入法在所述沟道底部的所述外延层注入第 1导电型的杂质，形成第1导电型的半导体区域的工序。
7.根据权利要求6所述的半导体装置的制造方法，其中，在所述半导体区域注入所述 第1导电型的所述杂质后，具有除去所述第1氧化膜的工序。
8.根据权利要求6所述的半导体装置的制造方法，其中，在除去所述第1氧化膜的工序 后，具有在所述沟道内部形成第2氧化膜的工序。
全文摘要
本发明提供一种半导体装置及其制造方法。该半导体装置包括具有第1导电型的外延层、在外延层上邻接而形成的且具有第1导电型和相反的第2导电型的基底层、在基底层上选择地形成的具有第1导电型的源层、贯通基底层和所述源层且到达外延层的沟道、沿着沟道的内壁而形成的绝缘膜、在沟道的内部隔着绝缘膜而形成的控制电极以及在外延层中沿着沟道的底部而形成的第1导电型的半导体区域。
文档编号H01L21/336GK101834205SQ20101013252
公开日2010年9月15日 申请日期2010年3月10日 优先权日2009年3月13日
发明者金子修一, 青木宏宪 申请人:三垦电气株式会社