半导体装置及半导体装置的制造方法

专利名称：半导体装置及半导体装置的制造方法
技术领域：
所公开的发明的技术领域涉及一种半导体装置及半导体装置的制造方法。
背景技术：
金属氧化物的种类繁多且用途广泛。氧化铟为较普遍的材料，其被用作液晶显示 器等所需要的透明电极材料。
在金属氧化物中存在呈现半导体特性的金属氧化物。作为呈现半导体特性的金属 氧化物，例如有氧化钨、氧化锡、氧化铟、氧化锌等，并且将这些呈现半导体特性的金属氧化 物用作沟道形成区的薄膜晶体管已经是众所周知的(例如，参照专利文献1至4、非专利文 献1) ο另外，已知金属氧化物不仅有一元金属氧化物(一元氧化物)还有多元金属 氧化物(多元氧化物)。例如，作为包含In、Ga及Zn的多元氧化物半导体，包含同系物 (homologous series)的InGaO3(ZnO)m(m 自然数)是周知的(例如，参照非专利文献2至4)。并且，已经确认到可以将上述那样的由In-Ga-Zn类氧化物构成的氧化物半导体 用于薄膜晶体管的沟道层(例如，参照专利文献5、非专利文献5以及6)。[专利文件1]日本专利申请公开昭60-198861号公报[专利文件2]日本专利申请公开平8-264794号公报[专利文件3]日本PCT国际申请翻译平11-505377号公报[专利文件4]日本专利申请公开2000-150900号公报[专利文件5]日本专利申请公开2004-103957号公报[非专利文献 1]M. W. Prins, K. 0. Grosse-Holz, G. Muller, J. F. Μ. Cillessen, J. B.Giesbers,R. P. Weening,and R. M. Wolf," A ferroelectric transparent thin-film transistor “(透明铁电薄膜晶体管)，Appl. Phys. Lett.，17 June 1996，Vol. 68 p.3650-3652[2]Μ. Nakamura,N. Kimizuka,and Τ. Mohri, “ ThePhase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350 "C" (In2O3-Ga2ZnO4-ZnO类在 1350°C时的相位 关系)，J. Solid State Chem.，1991，Vol. 93，p. 298-315[ # 专禾I」JC ^ 3]N. Kimizuka, M. Isobe, and M. Nakamura, " Syntheses and Single-Crystal Data of Homologous Compounds, In2O3 (ZnO) m (m = 3,4, and
5),InGaO3 (ZnO) 3, and Ga2O3 (ZnO) m(m = 7,8,9, and 16) in the In2O3-ZnGa2O4-ZnO System"(同系物的合成和单晶数据，In2O3-ZnGa2O4-ZnO 类的 In2O3(Zn0)m(m = 3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m = 7,8,9, and 16)), J. Solid State Chem. ,1995， Vol. 116，p.170-178[非专利文献4]中村真佐樹、君塚昇、毛利尚彦、磯部光正，“* 口办^相、 InFeO3 (ZnO)m(m:自然数)i同型化合物 合成杉J“結晶構造〃(同系物、铟铁锌氧化物(InFe03(Zn0)m) (m为自然数)及其同型化合物的合成以及结晶结构)，固体物理(SOLID STATE PHYSICS)，1993，Vol. 28，No. 5，p.317-327[非专利文献5]K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, " Thin-film transistor fabricated insingle-crystalline transparent oxide semiconductor"(由单晶透明氧化物半导体制造的薄膜晶体管)，SCIENCE, 2003, Vol. 300，p.1269-1272[非专利文献6]K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, " Room-temperature fabrication oftransparent flexible thin-film transistors using amorphousoxide semiconductors"(室温下的使用非晶氧化物半导 体的透明柔性薄膜晶体管的制造)，NATURE, 2004，Vol. 432 p. 488-492上述那样的由In-Ga-Zn类氧化物构成的薄膜晶体管一般是以电子为载流子的n 沟道型晶体管。另一方面，从集成电路的高速工作、耗电量的降低等的观点来看，作为逻辑 电路的基础结构需要使用CMOS电路。换言之，必须要在与n沟道型晶体管相同的衬底上形 成以空穴为载流子的P沟道型晶体管。所谓的氧化物半导体由于其传导机构与常规使用的硅不同，所以使用同一材料分 别制造n沟道型晶体管和P沟道型晶体管是困难的。因此，当在同一衬底上分别制造n沟 道型晶体管和P沟道型晶体管时，有可能产生至今无法设想的各种问题。

发明内容
鉴于上述问题，本说明书等(至少包括说明书、权利要求的范围及附图)所公开的 发明的一个方式的目的之一在于提供一种使用氧化物半导体的优选结构的n沟道型晶体 管及P沟道型晶体管。并且，其目的之一在于提供一种使用氧化物半导体的n沟道型晶体 管及P沟道型晶体管的优选的制造方法。本说明书等所公开的发明的一个方式的特征在于使n沟道型晶体管的结构和p沟 道型晶体管的结构不同。由此，由于可以在同一衬底上适当地制造n沟道型晶体管和p沟 道型晶体管，所以半导体装置的生产率得到提高。或者，使n沟道型晶体管和P沟道型晶体 管的源电极或漏电极的材料不同。由此，可以得到具有良好特性的n沟道型晶体管及p沟 道型晶体管。例如，本说明书等所公开的发明之一的半导体装置包括衬底上的第一栅电极及 第二栅电极；覆盖第一栅电极及第二栅电极的栅极绝缘层；设置在栅极绝缘层上并与第一 栅电极重叠的第一氧化物半导体层；设置在栅极绝缘层上并与第二栅电极重叠的第二氧化 物半导体层；与第一氧化物半导体层电连接并由包含第一材料的第一导电层和包含第二材 料的第二导电层的叠层结构形成的第一源电极或漏电极；以及与第二氧化物半导体层电连 接并由包含第一材料的第三导电层和包含第二材料的第四导电层的叠层结构形成的第二 源电极或漏电极，其中，第一氧化物半导体层与第一源电极或漏电极的第一导电层接触，并 且第一源电极或漏电极的一部分存在于第一氧化物半导体层的上方，并且，第二氧化物半 导体层与第二源电极或漏电极的第三导电层及第四导电层接触，并且第二氧化物半导体层 的一部分存在于第二源电极或漏电极的上方。此外，本说明书等所公开的发明之一的半导体装置，包括衬底上的第一栅电极及第二栅电极；覆盖第一栅电极及第二栅电极的栅极绝缘层；设置在栅极绝缘层上并与第一 栅电极重叠的第一氧化物半导体层；设置在栅极绝缘层上并与第二栅电极重叠的第二氧化 物半导体层；与第一氧化物半导体层电连接并由包含第一材料的第一导电层和包含第二材 料的第二导电层的叠层结构形成的第一源电极或漏电极；以及与第二氧化物半导体层电连 接并由包含第二材料的第三导电层形成的第二源电极或漏电极，其中，第一氧化物半导体 层与第一源电极或漏电极的第一导电层接触，并且第一源电极或漏电极的一部分存在于第 一氧化物半导体层的上方，并且第二氧化物半导体层与第二源电极或漏电极的第三导电 层接触，并且第二氧化物半导体层的一部分存在于第二源电极或漏电极的上方。另外，在上述结构中，优选第一氧化物半导体层的一部分用作ρ沟道型晶体管的 沟道形成区域，第二氧化物半导体层的一部分用作η沟道型晶体管的沟道形成区域。在此， 第一氧化物半导体层优选例如使用包含氧化锡、氧化锌、氧化镍、铜铝氧化物、氧化锶铜等 的材料来形成。此外，在上述结构中，优选第一材料是与第一氧化物半导体层之间的肖特基势垒 为0. 5eV以下的材料，第二材料是与第二氧化物半导体层之间的肖特基势垒为0. 5eV以 下的材料。此外，优选第一材料是其功函数大于5. OeV的材料，第二材料是其功函数小于 4. 8eV的材料。此外，上述半导体装置也可以构成CMOS电路。换言之，也可以采用如下结构第一 栅电极和第二栅电极电连接，第一源电极或漏电极与第二源电极或漏电极电连接。此外，本说明书等所公开的发明之一的半导体装置的制造方法，包括以下步骤在 衬底上形成第一栅电极及第二栅电极；以覆盖第一栅电极及第二栅电极的方式形成栅极绝 缘层；在栅极绝缘层上的与第一栅电极重叠的区域上形成第一氧化物半导体层；以覆盖第 一氧化物半导体层的方式在衬底的整个面上形成第一导电层；以覆盖第一导电层的方式在 衬底的整个面上形成第二导电层；选择性地蚀刻第一导电层和第二导电层来形成与第一氧 化物半导体层电连接的第一源电极或漏电极，并同时形成其一部分与第二栅电极重叠的第 二源电极或漏电极；以及在栅极绝缘层上的与第二栅电极重叠的区域上形成与第二源电极 或漏电极电连接的第二氧化物半导体层。此外，本说明书等所公开的发明之一的半导体装置的制造方法，包括以下步骤在 衬底上形成第一栅电极及第二栅电极；以覆盖第一栅电极及第二栅电极的方式形成栅极绝 缘层；在栅极绝缘层上的与第一栅电极重叠的区域上形成第一氧化物半导体层；以覆盖第 一氧化物半导体层的方式在衬底的整个面上形成第一导电层；选择性地除去与第二栅电极 重叠的区域及存在于其周围的第一导电层；以覆盖第一导电层的方式在衬底的整个面上形 成第二导电层；选择性地蚀刻第一导电层和第二导电层，由第一导电层和第二导电层的叠 层结构形成与第一氧化物半导体层电连接的第一源电极或漏电极，并且同时由第二导电层 形成其一部分与第二栅电极重叠的第二源电极或漏电极；以及在栅极绝缘层上的与第二栅 电极重叠的区域上形成与第二源电极或漏电极电连接的第二氧化物半导体层。另外，在上述制造方法中，优选作为第一氧化物半导体层形成用作ρ沟道型晶体 管的沟道形成区域的氧化物半导体层，作为第二氧化物半导体层形成用作η沟道型晶体管 的沟道形成区域的氧化物半导体层。在此，第一氧化物半导体层适宜使用例如包含氧化锡、 氧化锌、氧化镍、铜铝氧化物、氧化锶铜等的材料来形成。
此外，在上述制造方法中，优选第一导电层包含与第一氧化物半导体层之间的肖 特基势垒为0. 5eV以下的材料，第二导电层包含与第二氧化物半导体层之间的肖特基势垒 为0. 5eV以下的材料。此外，优选第一导电层包含其功函数大于5. OeV的材料，第二导电层 包含其功函数小于4. 8eV的材料。此外，上述半导体装置也可以以构成CMOS电路的方式形成。换言之，也可以以第 一栅电极和第二栅电极电连接的方式形成第一栅电极及第二栅电极，以第一源电极或漏电 极和第二源电极或漏电极电连接的方式形成第一源电极或漏电极和第二源电极或漏电极。另外，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有 装置，显示装置、半导体电路及电子设备都是半导体装置。在所公开的发明的一个方式中，通过改进电极材料及结构，可以提供一 种充分发 挥η沟道型晶体管及ρ沟道型晶体管的特性的半导体装置。换言之，可以提高半导体装置 的特性。并且，通过采用上述结构，可以抑制掩模的使用数量的增加而降低半导体装置的制 造成本。并且，可以减少步骤数目而提高半导体装置的生产率。像这样，在所公开的发明的一个方式中，可以提供一种使用氧化物半导体的优选 结构的η沟道型晶体管及P沟道型晶体管，或者可以提供一种使用氧化物半导体的η沟道 型晶体管及P沟道型晶体管的优选的制造方法。


图IA和IB是说明半导体装置的截面图及俯视图；图2Α至2D是说明半导体装置的制造方法的截面图；图3Α至3D是说明半导体装置的制造方法的截面图；图4Α至4D是说明半导体装置的制造方法的截面图；图5Α和5Β是说明半导体装置的截面图及俯视图；图6Α至6Ε是说明半导体装置的制造方法的截面图；图7Α和7Β是说明半导体装置的截面图及俯视图；图8Α至8D是说明半导体装置的制造方法的截面图；图9Α至9C是说明半导体装置的制造方法的截面图；图10是示出η沟道型晶体管的栅电压(Vg)-漏电流(Id)曲线的图；图11是示出ρ沟道型晶体管的栅电压(Vg)-漏电流(Id)曲线的图；图12是示出环形振荡器的振荡状态的图。
具体实施例方式下面，关于本发明的实施方式将参照附图给予详细的说明。但是，本发明不局限于 以下所示的实施方式的记载内容，所属技术领域的普通技术人员很容易理解本发明的方 式和细节可以在不脱离本说明书等所公开的发明的宗旨的条件下作各种各样的变换。此 夕卜，可以适当地组合根据不同的实施方式的结构而实施。另外，在以下说明的发明的结构 中，对相同的部分或具有同样的功能的部分使用相同的附图标记，而省略其重复说明。实施方式1在本实施方式中，参照图IA和IB说明半导体装置的结构例子，并且参照图2A至图4D说明半导体装置的制造方法的例子。<半导体装置的结构例子>图IA和IB表示根据本实施方式1的半导体装置的结构的一个例子。图IA是截面 图，图IB是俯视图。图IA表示沿图IB的线A-B的截面。另外，在俯视图中，为方便起见， 省略部分结构。图IA和IB所示的半导体装置涉及使用氧化物半导体的第一晶体管154及第二晶 体管156，其包括衬底(例如，具有绝缘表面的衬底)100 ；衬底100上的第一栅电极108及 第二栅电极110 ；覆盖第一栅电极108及第二栅电极1 10的栅极绝缘层112 ；设置在栅极绝 缘层112上且与第一栅电极108重叠的第一氧化物半导体层118 ；设置在栅极绝缘层112 上且与第二栅电极110重叠的第二氧化物半导体层150 ；与第一氧化物半导体层118电连 接且由第一导电层126和第二导电层128的叠层结构构成的第一源电极或漏电极138(及 第一源电极或漏电极140)；以及与第二氧化物半导体层150电连接且由第一导电层126和 第二导电层128的叠层结构构成的第二源电极或漏电极142(及第二源电极或漏电极144) (参照图IA和1B)。另外，第一氧化物半导体层118只与第一导电层126和第二导电层128中的第一 导电层126接触，并且第一源电极或漏电极138(第一源电极或漏电极140)的一部分存在 于第一氧化物半导体层118上方。此外，第二氧化物半导体层150与第一导电层126及第 二导电层128接触，并且第二氧化物半导体层150的一部分存在于第二源电极或漏电极 142 (第二源电极或漏电极144)上方。在第一氧化物半导体层118上形成有用作蚀刻第一导电层126和第二导电层128 时的蚀刻停止层的保护层124。此外，以覆盖第一晶体管154及第二晶体管156的方式形成 有绝缘层152。在上述记载中，每个晶体管中的源电极和漏电极根据载流子流过的方向切换其功 能，因此，源电极和漏电极的名称是为了方便而起的名称。换言之，每个电极的功能不应该 被解释为仅限于其名称。此外，每个电极也可以具有布线的功能。在此，优选的是，第一晶体管是ρ沟道型晶体管而第二晶体管是η沟道型晶体管。 在此情况下，第一氧化物半导体层的一部分用作P沟道型晶体管的沟道形成区域，而第二 氧化物半导体层的一部分用作η沟道型晶体管的沟道形成区域。另外，第一氧化物半导体 层适宜使用例如包含氧化锡、氧化锌、氧化镍、铜铝氧化物、氧化锶铜等的材料来形成。另外，在第一晶体管154及第二晶体管156中，第一源电极或漏电极138(第一源 电极或漏电极140)与第二源电极或漏电极142(第二源电极或漏电极144)由使用不同的 材料形成的叠层结构构成。并且，第一氧化物半导体层118和第一源电极或漏电极138(第 一源电极或漏电极140)的连接关系与第二氧化物半导体层150和第二源电极或漏电极 142 (第二源电极或漏电极144)的连接关系不同。更具体而言，第二氧化物半导体层150与 第一导电层126及第二导电层128接触，而第一氧化物半导体层118只与第一导电层126 和第二导电层128中的第一导电层126接触。由此能够充分发挥与η沟道型晶体管相比起因于电极的特性劣化的问题严重的P 沟道型晶体管的特性。另外，为了充分发挥P沟道型晶体管的特性，优选使用其功函数满足 指定的条件的材料作为用于第一导电层126的第一材料及用于第二导电层128的第二材料。例如，在P沟道型晶体管的第一晶体管154中，作为用于与第一氧化物半导体层118接 触的第一导电层126的材料(第一材料)，可以根据其与第一氧化物半导体层118的价电子 带的关系而决定。具体而言，优选使用形成在与第一氧化物半导体层118的价电子带之间 的肖特基势垒为0. 5eV以下的材料。此外，例如，在n沟道型晶体管的第二晶体管156中， 作为用于主要与第二氧化物半导体层150接触的第二导电层128的材料(第二材料)，可 以根据其与第二氧化物半导体层150的传导带的关系。具体而言，优选使用形成在与第二 氧化物半导体层150的传导带之间的肖特基势垒为0. 5eV以下的材料。更具体而言，例如， 优选使用其功函数大于5. OeV (优选大于5. 2eV)的材料作为用于第一导电层126的第一材 料，并且使用其功函数小于4. 8eV(优选小于4. 5eV)的材料作为用于第二导电层128的第 二材料。通过使用上述材料形成第一导电层126及第二导电层128，可以充分确保p沟道 型晶体管的空穴注入性。由此，即使在将n沟道型晶体管和P沟道型晶体管形成在同一衬 底上的情况(包括通过同一工序形成的情况)下，也可以防止P沟道型晶体管的特性劣化。 换言之，可以提高半导体装置的特性。此外，当采用如上述那样的结构时，由于不需要根据每个晶体管形成不同的电极， 所以可以抑制掩模的使用数量的增加而降低半导体装置的制造成本。并且，可以减少步骤 数目而提高半导体装置的生产率。另外，也可以使用上述晶体管构成CMOS电路。在此情况下，将如下结构用于CMOS 电路的一部分中即可第一栅电极108和第二栅电极110电连接，并且第一源电极或漏电极 138 (或者第一源电极或漏电极140)与第二源电极或漏电极142 (或者第二源电极或漏电极 144)电连接。<半导体装置的制造方法的例子>接下来，参照图2A至图4D说明上述半导体装置的制造方法的一个例子。首先，在衬底100(例如，具有绝缘表面的衬底)上形成导电层102(参照图2A)。作为衬底100，只要采用具有绝缘表面的衬底即可，例如可以采用玻璃衬底。玻璃 衬底优选为无碱玻璃衬底。作为无碱玻璃衬底，例如使用铝硅酸盐玻璃、铝硼硅酸盐玻璃、 钡硼硅酸盐玻璃等玻璃材料。另外，作为衬底100，还可以采用陶瓷衬底、石英衬底、蓝宝 石衬底等由绝缘体构成的绝缘衬底；利用绝缘材料覆盖由硅等半导体材料构成的半导体衬 底的表面而成的衬底；利用绝缘材料覆盖由金属或不锈钢等导电体构成的导电衬底的表面 而成的衬底。此外，只要能够承受制造工序的热处理，就也可以采用塑料衬底等。导电层102优选由铝(A1)、铜(Cu)、钼(Mo)、钨(W)、钛(Ti)等导电材料形成。作 为形成方法，可以举出溅射法、真空蒸镀法等。另外，在将铝(或铜)用于导电层102的情 况下，因为铝单质(或铜单质)有耐热性低并且容易腐蚀等的问题，所以优选将其和耐热导 电材料组合而使用。耐热导电材料可以使用如下材料包含选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬 (Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；组合上述元素而成的合 金；或者以上述元素为成分的氮化物等。层叠这些耐热导电材料和铝(或铜)来形成导电 层102即可。虽然未图示，但是也可以在衬底100上设置基底层。基底层具有防止来自衬底100的杂质扩散的功能。换言之，通过设置基底层，可以解决半导体装置的可靠性提高的课题。 基底层通过使用氮化硅、氧化硅等各种绝缘材料以单层结构或叠层结构形成即可。具体而 言，例如，适宜采用从衬底100 —侧按顺序层叠氮化硅和氧化硅的结构。另外，氮化硅对杂 质具有非常高的阻挡效果。接下来，在导电层102上选择性地形成抗蚀剂掩模104及抗蚀剂掩模106，使用这些抗蚀剂掩模选择性地蚀刻导电层102，来形成栅电极108及栅电极110(参照图2B)。抗蚀剂掩模104及抗蚀剂掩模106经过抗蚀剂材料的涂敷、利用光掩模的曝光及 显影等步骤而形成。当涂敷抗蚀剂材料时，可以使用旋涂法等方法。另外，抗蚀剂掩模104 及抗蚀剂掩模106也可以通过液滴喷射法、丝网印刷法等选择性地形成。在此情况下，由于 不需要使用光掩模的步骤，所以可以解决生产率的提高的课题。另外，抗蚀剂掩模104及抗 蚀剂掩模106在通过导电层102的蚀刻形成第一栅电极108及第二栅电极110之后被除去。当进行上述蚀刻时，既可使用干蚀刻，又可使用湿蚀刻。此外，为了提高后面要形 成的栅极绝缘层等的覆盖性且防止断开，也可以进行使第一栅电极108及第二栅电极110 呈锥形的蚀刻。在此情况下，例如，该端部优选呈具有20°以上且小于90°的锥角的形状。 在此，‘锥角’是指由具有锥形的层的侧面和底面形成的角。接下来，以覆盖第一栅电极108及第二栅电极110的方式形成栅极绝缘层112 (参 照图2C)。栅极绝缘层112可以使用氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化铝、氧化钽等 材料来形成。此外，也可以层叠由上述材料构成的膜来形成。这些膜优选通过溅射法等各 种成膜法形成为5nm以上且250nm以下的厚度。例如，作为栅极绝缘层112，可以通过溅射 法形成IOOnm厚的氧化硅膜。不言而喻，也可以通过其他方法如CVD法等形成栅极绝缘层 112。此外，也可以组合溅射法和CVD法(等离子体CVD法等)而形成叠层结构的栅极 绝缘层112。例如，可以通过等离子体CVD法形成栅极绝缘层112的下层(与第一栅电极 108及第二栅电极110接触的部位)，并且通过溅射法形成栅极绝缘层112的上层。由于通 过等离子体CVD法很容易形成具有良好台阶覆盖性的膜，因此其适合用作形成第一栅电极 108及第二栅电极110的正上方的膜的方法。此外，与等离子体CVD法相比，由于通过溅射 法很容易减小膜中的氢浓度，因此在与半导体层接触的区域设置用溅射法形成的膜，可以 防止栅极绝缘层112中的氢扩散到半导体层中。特别地，在使用氧化物半导体材料形成半 导体层的情况下，由于氢对特性具有极大的影响，因此采用此类结构是有效的。另外，在本说明书等中，氧氮化物是指在其组成方面氧的含量(原子数)比氮的含 量多的物质，例如，氧氮化硅是指包含50原子％以上且70原子％以下的氧、0.5原子％以上 且15原子％以下的氮、25原子％以上且35原子％以下的硅、0. 1原子％以上且10原子％ 以下的氢的物质。另外，氮氧化物是指在其组成方面氮的含量(原子数)比氧的含量多的 物质，例如，氮氧化硅是指包含5原子％以上且30原子％以下的氧、20原子％以上且55原 子％以下的氮、25原子％以上且35原子％以下的硅、10原子％以上且25原子％以下的氢 的物质。注意，上述范围是使用卢瑟福背散射光谱学法(RBS，即RutherfordBackscattering Spectrometry)以及氢前方散射法(HFS，即HydrogenForward Scattering)测量而得到的。 此外，构成元素的含有比率的总计不超过100原子％。接下来，以覆盖栅极绝缘层112的方式形成氧化物半导体层114 (参照图2D)。在本实施方式中，作为氧化物半导体层114形成能够用作p沟道型晶体管的沟道形成区域的氧 化物半导体层。具体而言，例如，以包含氧化锡、氧化锌、氧化镍、铜铝氧化物、氧化锶铜中的 任何一种物质的方式形成氧化物半导体层114。作为制造方法的一个例子，可以举出使用含 有上述材料的靶材的溅射法等。作为上述溅射法，可以采用将高频电源用于溅射电源的RF 溅射法、使用直流电源的DC溅射法、以脉冲方式施加直流偏压的脉冲DC溅射法等。另外， 只要能够实现P沟道型晶体管，就不需要限定于使用上述材料及方法形成氧化物半导体层 114。此外，氧化物半导体层114的厚度形成为5nm至200nm左右即可。虽然在本实施方式中示出以单层形成氧化物半导体层114的情况，但是也可以 形成叠层结构的氧化物半导体层114。例如，可以只在后面要形成的第一源电极或漏电极 138(第一源电极或漏电极140)与第一氧化物半导体层118接触的区域上形成导电性提高 的氧化物半导体层。导电性提高的氧化物半导体层可以通过使其构成元素的比率不同来实 现。通过采用上述那样的结构，可以改善源电极或漏电极与氧化物半导体层的电连接，并且 提高元件特性。接下来，在氧化物半导体层114上选择性地形成抗蚀剂掩模116，使用该抗蚀剂掩 模116选择性地蚀刻氧化物半导体层114，来形成岛状的第一氧化物半导体层118(参照图 3A)。在此，抗蚀剂掩模116可以通过与形成抗蚀剂掩模104及抗蚀剂掩模106相同的方法 形成。此外，抗蚀剂掩模116在通过氧化物半导体层114的蚀刻形成第一氧化物半导体层 118之后被除去。作为氧化物半导体层114的蚀刻方法，可以使用湿蚀刻或干蚀刻。用于湿蚀刻的 蚀刻剂(蚀刻液)或用于干蚀刻的蚀刻气体没有特别的限制，而是只要能够蚀刻氧化物半 导体层114即可。例如，当使用湿蚀刻时，可以使用乙酸、硝酸和磷酸的混合溶液。此外，当 进行干蚀刻时，例如，优选使用含有氯的气体、对含有氯的气体添加有氧的气体。另外，当进行干蚀刻时，可以使用如下装置使用反应性离子蚀刻法(RIE法)的蚀 刻装置、使用 ECR(Electron Cyclotron Resonance，即电子回旋共振)或 ICP (Inductively Coupled Plasma，即感应耦合等离子体)等高密度等离子体源的干蚀刻装置。此外，还可 以使用如下蚀刻装置，即与ICP蚀刻装置相比，容易获得在较广的面积上的均勻的放电的 ECCP (Enhanced Capacitively Coupled Plasma，即增大电容耦合等离子体)模式的蚀刻装 置。若采用ECCP模式的蚀刻装置，还容易对应使用第十代或以后的衬底作为衬底的情况。接下来，以覆盖第一氧化物半导体层118的方式形成绝缘层120 (参照图3B)。绝 缘层120由于是成为后面形成的蚀刻停止层的基础的绝缘层，所以优选使用在与后面形成 的导电层之间可以获得选择比的材料来形成。绝缘层120例如可以使用氧化硅、氧氮化硅、 氮化硅、氮氧化硅、氧化铝及氧化钽等材料来形成。此外，绝缘层120可以利用各种成膜法 如溅射法和CVD法等来形成。另外，在采用不设置蚀刻停止层的结构的情况下，也可以不形 成该绝缘层120。接下来，在绝缘层120上选择性地形成抗蚀剂掩模122，使用该抗蚀剂掩模122选 择性地蚀刻绝缘层120，来形成保护层124(参照图3C)。在此，抗蚀剂掩模122可以通过与 形成抗蚀剂掩模104等相同的方法形成。此外，抗蚀剂掩模122在通过绝缘层120的蚀刻 形成保护层124之后被除去。接下来，以覆盖第一氧化物半导体层118、保护层124及栅极绝缘层112的方式形成第一导电层126及第二导电层128 (参照图3D)。在此，第一导电层126和第二导电层128 优选使用不同的材料来形成。具体而言，使用适宜P沟道型晶体管的源电极或漏电极的材 料来形成第一导电层126，并且使用适宜n沟道型晶体管的源电极或漏电极的材料来形成 第二导电层128。由此可以充分确保要形成的晶体管的特性。例如，优选使用其功函数大于5. OeV(优选大于5. 2eV)的材料作为用于第一导电 层126的第一材料，并且使用其功函数小于4. 8eV (优选小于4. 5eV)的材料作为用于第二 导电层128的第二材料。这也可以换句话说为使用形成在与第一氧化物半导体层的价电 子带之间的肖特基势垒为0. 5eV以下的材料作为第一材料，并且使用形成在与第二氧化物 半导体层的传导带之间的肖特基势垒为0. 5eV以下的材料作为第二材料。通过选择上述那 样的材料，可以抑制由第一氧化物半导体层118和第一导电层126之间的肖特基势垒而导 致的对第一氧化物半导体层的空穴注入性降低。此外，与此同样，可以抑制对构成后面形成 的n沟道型晶体管的第二氧化物半导体层150的电子注入性降低。作为用于第一导电层126的第一材料，例如可以举出金、钼、镍、钴、铟锡氧化物 等。此外，作为用于第二导电层128的第二材料，例如可以举出钛、铝、钼、钨等。通过溅射法 或真空蒸镀法等成膜方法形成由上述材料构成的第一导电层126及第二导电层128即可。虽然p型氧化物半导体材料的价电子带的能量的详细内容还不清楚，但是，在是 氧化锡的情况下，已确认到当使用功函数大于5. OeV(优选大于5. 2eV)的电极材料时能够 获得良好的晶体管特性，可以说这对于其他P型氧化物半导体材料也是同样的。另一方面， n型氧化物半导体材料的传导带的能量例如在In-Ga-Zn类氧化物中为4. 3eV左右，已确认 到在使用功函数小于4. 8eV (优选小于4. 5eV)的电极材料的情况下能够获得良好的晶体管 特性。另外，已知在n型氧化物半导体材料中传导带的能量为3eV至5eV左右。接下来，在第二导电层128上选择性地形成抗蚀剂掩模130、抗蚀剂掩模132、抗蚀 剂掩模134及抗蚀剂掩模136，使用该抗蚀剂掩模选择性地蚀刻第一导电层126及第二导 电层128，来形成连接到第一氧化物半导体层的第一源电极或漏电极138及第一源电极或 漏电极140、以及后面连接到n沟道型晶体管的氧化物半导体层的第二源电极或漏电极142 及第二源电极或漏电极144 (参照图4A)。上述抗蚀剂掩模可以通过与形成抗蚀剂掩模104 等相同的方法形成。此外，上述抗蚀剂掩模在第一导电层126及第二导电层128被蚀刻之 后被除去。接下来，以覆盖由第一导电层126和第二导电层128的叠层结构构成的第二源电 极或漏电极142及第二源电极或漏电极144的方式，形成氧化物半导体层146 (参照图4B)。 在本实施方式中，作为氧化物半导体层146形成能够用作n沟道型晶体管的沟道形成区域 的氧化物半导体层。具体而言，例如，优选使用以InMo3(Zn0)m(m> 0)表示的氧化物半导体 形成氧化物半导体层146。在此，M是指选自镓(Ga)、铁(Fe)、镍(Ni)、锰(Mn)及钴(Co) 中的一种金属元素或者多种金属元素。例如，选择Ga作为M的情况除了包括只选择Ga的 情况以外，还包括选择Ga和Ni、Ga和Fe的情况等选择Ga以外的上述金属元素的情况。此 外，除了作为M包含的金属元素之外，上述氧化物半导体还可以包含作为杂质元素的Fe或 Ni、其他过渡金属元素或该过渡金属的氧化物。不言而喻，氧化物半导体材料不局限于上述 材料，还可以使用各种氧化物半导体材料如氧化锌或氧化铟。制造方法与氧化物半导体层 114的情况相同，因此对于其详细内容可以参照氧化物半导体层114的制造方法。
另外，虽然在本实施方式中示出以单层形成氧化物半导体层146的情况，但是也 可以形成叠层结构的氧化物半导体层146。例如，可以只在第二源电极或漏电极142(第二 源电极或漏电极144)与第二氧化物半导体层150接触的区域上形成导电性提高的氧化物 半导体层。导电性提高的氧化物半导体层可以通过使其构成元素的比率不同来实现。通过 采用上述那样的结构，可以改善源电极或漏电极与氧化物半导体层的电连接，并且提高元 件特性。接下来，在氧化物半导体层146上选择性地形成抗蚀剂掩模148，使用该抗蚀剂掩 模148选择性地蚀刻氧化物半导体层146，来形成岛状的第二氧化物半导体层150(参照图 4C)。在此，抗蚀剂掩模148可以通过与形成抗蚀剂掩模104等相同的方法形成。此外，抗蚀 剂掩模148在通过氧化物半导体层146的蚀刻形成第二氧化物半导体层150之后被除去。 另外，对于该蚀刻的详细内容，可以参照氧化物半导体层114的蚀刻的详细内容。接下来，以覆盖第一源电极或漏电极138、第一源电极或漏电极140、第二源电极 或漏电极142、第二源电极或漏电极144、第一氧化物半导体层118及第二氧化物半导体层 150等的方式形成绝缘层152(参照图4D)。由此完成包括第一晶体管154和第二晶体管 156的半导体装置。在此，绝缘层152相当于所谓的层间绝缘层。绝缘层152可以使用氧化 硅、氧化铝、氧化钽等的材料来形成。此外，也可以层叠由上述材料构成的膜来形成。在本实施方式所公开的结构中，源电极或漏电极都由第一导电层126和第二导电 层128的叠层结构形成。由此，p沟道型晶体管和n沟道型晶体管分别具有不同的结构。换 言之，在P沟道型晶体管中，以接触于第一氧化物半导体层118上方(或侧面)的方式形成 第一源电极或漏电极138及第一源电极或漏电极140，另一方面，在n沟道型晶体管中，以接 触于第二氧化物半导体层150下方(或侧面)的方式形成第二源电极或漏电极142及第二 源电极或漏电极144。这里，在将第二材料用于第一导电层126且将第一材料用于第二导电层128的情 况下，可以调换P沟道型晶体管和n沟道型晶体管的结构(在此情况下，将第二材料用于第 一氧化物半导体层118形成n沟道型晶体管，并且将第一材料用于第二氧化物半导体层150 形成P沟道型晶体管)。但是，在此情况下，第一导电层126和第二导电层128都与p沟道 型晶体管的氧化物半导体层接触，而这有可能使对半导体装置的特性影响大的P沟道型晶 体管的特性恶化，因此优选尽可能地采用上方所述的结构。另外，在形成第一氧化物半导体层118或第二氧化物半导体层150之后，优选进行 100°C至500°C，典型的是200°C至400°C的热处理。通过该热处理，可以提高半导体元件的 特性，并且降低特性的不均勻性。热处理的气氛例如可以使用空气气氛、氮气气氛、氧气气 氛、水蒸气气氛等。此外，热处理进行0.1小时至5小时左右即可。热处理在时机上没有特 定限制，只要在形成成为第一氧化物半导体层118的基础的氧化物半导体层114之后，或在 形成成为第二氧化物半导体层150的基础的氧化物半导体层146之后进行热处理即可。此外，本实施方式所利用的掩模都可以使用多级灰度掩模形成。在此，多级灰度掩 模是指能够以多阶段的光量进行曝光的掩模。通过使用该多级灰度掩模，可以以一次曝光 及显影步骤形成具有多种(典型的是两种)厚度的抗蚀剂掩模。换言之，通过使用多级灰 度掩模，可以抑制步骤数目的增加。以上，通过采用本实施方式所示的电极材料及结构，可以充分发挥n沟道型晶体管及P沟道型晶体管的特性。由此可以提高半导体装置的特性。另外，通过采用上述结构，可以抑制掩模的使用数量的增加而降低半导体装置的制造成本。并且，可以减少步骤数目 而提高半导体装置的生产率。像这样，所公开的发明的一个方式从如下方面看是极为有用的可以提供一种使 用氧化物半导体的优选结构的η沟道型晶体管及ρ沟道型晶体管，或者可以提供一种使用 氧化物半导体的η沟道型晶体管及P沟道型晶体管的优选的制造方法。实施方式2在本实施方式中，参照图5Α和5Β说明半导体装置的另一结构例子，并且参照图6Α 至6Ε说明半导体装置的制造方法的另一例子。另外，本实施方式所说明的半导体装置的结 构在很多部分上与上述实施方式所说明的半导体装置的结构相同。因此，以下主要说明其 不同的部分。<半导体装置的结构例子>图5Α和5Β表示涉及本实施方式的半导体装置的结构的一个例子。图5Α是截面 图，图5Β是俯视图。图5Α表示沿图5Β的线A-B的截面。另外，在俯视图中，为方便起见， 省略部分结构。图5Α和5Β所示的半导体装置涉及使用氧化物半导体的第一晶体管228及第二晶 体管230，其包括衬底(例如，具有绝缘表面的衬底)100 ；衬底100上的第一栅电极108及 第二栅电极110 ；覆盖第一栅电极108及第二栅电极110的栅极绝缘层112 ；设置在栅极绝 缘层112上且与第一栅电极108重叠的第一氧化物半导体层212 ；设置在栅极绝缘层112 上且与第二栅电极110重叠的第二氧化物半导体层222 ；与第一氧化物半导体层212电连 接且由第一导电层126和第二导电层128的叠层结构构成的第一源电极或漏电极214(及 第一源电极或漏电极216)；以及与第二氧化物半导体层222电连接且由第一导电层126和 第二导电层128的叠层结构构成的第二源电极或漏电极218(及第二源电极或漏电极220) (参照图5Α和5Β)。在此，上述半导体装置和前面的实施方式所说明的半导体装置不同之处在于是否 有用作蚀刻停止层的保护层124。换言之，在本实施方式所说明的半导体装置中，保护层 124不存在。此外，由于保护层124不存在而第一氧化物半导体层118的一部分被蚀刻除去， 而形成第一氧化物半导体层212。并且，根据第二氧化物半导体层222、第一源电极或漏电 极214(第一源电极或漏电极216)及第二源电极或漏电极218 (第二源电极或漏电极220) 的形成工序的关系，在第一源电极或漏电极214(第一源电极或漏电极216)上存在有氧化 物半导体层224及氧化物半导体层226，第二氧化物半导体层的形状也与前面的实施方式 有很大不同。如本实施方式所示那样，在不形成用作蚀刻停止层的保护层124的情况下，可以 进一步降低半导体装置的制造成本。并且，可以减少步骤数目而提高半导体装置的生产率。<半导体装置的制造方法>接着，参照图6Α至6Ε说明上述半导体装置的制造方法的一个例子。另外，由于直 到形成第一氧化物半导体层118的步骤与前面的实施方式相同，对于其详细内容可以参照 前面的实施方式(参照图2Α至2D及图3Α)。在形成第一氧化物半导体层118之后，以覆盖第一氧化物半导体层118及栅极绝缘层112的方式形成第一导电层126和第二导电层128 (参照图6A)。对于第一导电层126 和第二导电层128的详细内容可以参照前面的实施方式。接下来，在第二导电层128上选择性地形成抗蚀剂掩模200、抗蚀剂掩模202及抗 蚀剂掩模204，使用该抗蚀剂掩模选择性地蚀刻第一导电层126和第二导电层128(参照图 6B)。由此，栅极绝缘层112的一部分在与栅电极110重叠的区域上暴露。对于抗蚀剂掩模 及蚀刻的详细内容可以参照前面的实施方式。接下来，以覆盖第一导电层126和第二导电层128的叠层结构及栅极绝缘层112 的方式形成氧化物半导体层146(参照图6C)。对于氧化物半导体层146的详细内容可以参 照前面的实施方式。接下来，在氧化物半导体层146上选择性地形成抗蚀剂掩模206、抗蚀剂掩模208 及抗蚀剂掩模210，使用该抗蚀剂掩模选择性地蚀刻第一导电层126、第二导电层128及氧 化物半导体层146，来形成第一氧化物半导体层118的一部分被蚀刻的第一氧化物半导体 层212、与此连接的第一源电极或漏电极214及第一源电极或漏电极216、第二源电极或漏 电极218及第二源电极或漏电极220、与此连接的第二氧化物半导体层222 (参照图6D)。对 于抗蚀剂掩模及蚀刻的详细内容可以参照前面的实施方式。另外，虽然由于氧化物半导体层146的蚀刻而氧化物半导体层224及氧化物半导 体层226残留在第一源电极或漏电极214及第一源电极或漏电极216上方，但是这不会导 致晶体管的特性发生大的波动。然后，以覆盖第一源电极或漏电极214、第一源电极或漏电极216、第二源电极或 漏电极218、第二源电极或漏电极220、第一氧化物半导体层212及第二氧化物半导体层222 等的方式形成绝缘层152 (参照图6E)。由此完成包括第一晶体管228及第二晶体管230的 半导体装置。在此，绝缘层152相当于所谓的层间绝缘层。对于其详细内容可以参照前面 的实施方式。以上，通过采用本实施方式所示的电极材料及结构，可以充分发挥n沟道型晶体 管及P沟道型晶体管的特性。由此可以提高半导体装置的特性。并且，通过采用上述结构， 可以抑制掩模的使用数量的增加而降低半导体装置的制造成本。并且，可以减少步骤数目 而提高半导体装置的生产率。再者，在本实施方式中，由于不形成用作蚀刻停止层的保护层，可以进一步降低半 导体装置的制造成本。并且，可以减少步骤数目而提高半导体装置的生产率。另外，本实施方式可以与前面的实施方式适当地组合而使用。实施方式3在本实施方式中，参照图7A和7B说明半导体装置的另一结构例子，并且参照图8A 至8D及图9A至9C说明半导体装置的制造方法的另一例子。另外，本实施方式所说明的半 导体装置的结构在很多部分上与前面的实施方式所说明的半导体装置的结构相同。因此， 以下主要说明其不同的部分。〈半导体装置的结构例子〉图7A和7B表示涉及本实施方式的半导体装置的结构的一个例子。图7A是截面 图，图7B是俯视图。图7A表示沿图7B的线A-B的截面。另外，在俯视图中，为方便起见， 省略部分结构。
图7A和7B所示的半导体装置涉及使用氧化物半导体的第一晶体管322及第二晶 体管324，其包括衬底(例如，具有绝缘表面的衬底)100 ；衬底100上的第一栅电极108及 第二栅电极110 ；覆盖第一栅电极108及第二栅电极110的栅极绝缘层112 ；设置在栅极绝 缘层112上且与第一栅电极108重叠的第一氧化物半导体层118;设置在栅极绝缘层112上 且与第二栅电极110重叠的第二氧化物半导体层150 ；与第一氧化物半导体层118电连接 且由第一导电层126和第二导电层128的叠层结构构成的第一源电极或漏电极312(第一 源电极或漏电极314)；以及与第二氧化物半导体层150电连接且由第二导电层128构成的 第二源电极或漏电极316 (第二源电极或漏电极318)(参照图7A和7B)。在此，上述半导体装置和前面的实施方式所说明的半导体装置不同之处在于第二 源电极或漏电极的结构。换言之，在本实施方式所说明的半导体装置中，第二源电极或漏电 极只由第二导电层128形成。由此，第二氧化物半导体层150和第一导电层126不会接触。如本实施方式所示那样，通过只由第二导电层128形成第二源电极或漏电极，可 以只使使用了适宜n沟道型晶体管的电极的材料(第二材料)的导电层接触于第二氧化物 半导体层150。因此，与第一导电层126和第二氧化物半导体层150接触的情况相比，可以 提高晶体管特性。<半导体装置的制造方法>接着，参照图8A至8D及图9A至9C说明上述半导体装置的制造方法的一个例子。 另外，由于直到形成保护层124的步骤与前面的实施方式相同，对于其详细内容可以参照 前面的实施方式(参照图2A至2D及图3A至3C)。在形成保护层124之后，以覆盖保护层124、第一氧化物半导体层118及栅极绝缘 层112的方式形成第一导电层126 (参照图8A)。对于第一导电层126的详细内容可以参照 前面的实施方式。接下来，在第一导电层126上选择性地形成抗蚀剂掩模300，使用该抗蚀剂掩模 300选择性地蚀刻第一导电层126，来形成第一导电层302 (参照图8B)。由此，在与栅电极 110重叠的区域及其周围的区域上第一导电层126被除去。对于抗蚀剂掩模及蚀刻的详细 内容可以参照前面的实施方式。接下来，以覆盖第一导电层302及栅极绝缘层112的方式形成第二导电层128 (参 照图8C)。由此，在与栅电极110重叠的区域及其周围的区域上，第二导电层128形成在栅 极绝缘层112上。对于第二导电层128的详细内容可以参照前面的实施方式。接下来，在第二导电层128上选择性地形成抗蚀剂掩模304、抗蚀剂掩模306、抗蚀 剂掩模308及抗蚀剂掩模310，使用该抗蚀剂掩模选择性地蚀刻第一导电层302及第二导电 层128，来形成第一源电极或漏电极312及第一源电极或漏电极314、第二源电极或漏电极 316及第二源电极或漏电极318(参照图8D)。对于抗蚀剂掩模及蚀刻的详细内容可以参照 前面的实施方式。接下来，以覆盖由第二导电层128构成的第二源电极或漏电极316及第二源电极 或漏电极318的方式形成氧化物半导体层146 (参照图9A)。对于氧化物半导体层146的详 细内容可以参照前面的实施方式。接下来，在氧化物半导体层146上选择性地形成抗蚀剂掩模320，使用该抗蚀剂掩 模选择性地蚀刻氧化物半导体层146，来形成第二氧化物半导体层150 (参照图9B)。对于抗蚀剂掩模及蚀刻的详细内容可以参照前面的实施方式。然后，以覆盖第一源电极或漏电极312、第一源电极或漏电极314、第二源电极或 漏电极316、第二源电极或漏电极318、第一氧化物半导体层118及第二氧化物半导体层150 等的方式形成绝缘层152 (参照图9C)。由此完成包括第一晶体管322及第二晶体管324的 半导体装置。在此，绝缘层152相当于所谓的层间绝缘层。对于其详细内容可以参照前面 的实施方式。以上，通过采用本实施方式所示的电极材料及结构，可以充分发挥n沟道型晶体 管及P沟道型晶体管的特性。由此可以提高半导体装置的特性。并且，通过采用上述结构， 可以抑制掩模的使用数量的增加而降低半导体装置的制造成本。并且，可以减少步骤数目 而提高半导体装置的生产率。再者，通过只由第二导电层形成第二源电极或漏电极，可以只使使用了适宜n沟 道型晶体管的电极的材料(第二材料)的导电层接触于第二氧化物半导体层。因此，与第 一导电层和第二氧化物半导体层接触的情况相比，可以提高晶体管特性。另外，本实施方式可以与前面的实施方式适当地组合而使用。实施方式4对于当使用前面的实施方式所说明的晶体管构成CMS0S电路时的电路特性，利用 计算机模拟实验进行确认。在本实施方式中，说明其结果。使用Silvaco公司制造的器件模拟器“ATLAS”进行计算机模拟实验。另外，在本 实施方式中，为了检验CMS0S电路的特性，对使用CMOS电路的环形振荡器进行计算机模拟 实验。另外，环形振荡器通过将奇数段CMOS反相电路串联连接而构成。换言之，构成环形 振荡器的n沟道型晶体管和p沟道型晶体管的数量相同。此外，可以将环形振荡器的振荡 频率用作器件性能的基准。图10示出使用氧化物半导体的n沟道型晶体管的栅电压(Vg)_漏电流(Id)曲 线。此外，图11示出使用氧化物半导体的P沟道型晶体管的栅电压(Vg)_漏电流(Id)曲 线。在双方附图中，横轴表示栅电压(Vg)，纵轴表示漏电流(Id)。此外，实线表示漏电压是 0. 25 (V)时的曲线，虚线表示漏电压是10(V)时的曲线。这里，将n沟道型晶体管的沟道长 度(L)和沟道宽度(W)都设定为10 ym，并且将p沟道型晶体管的沟道长度(L)和沟道宽 度(W)分别设定为lOym和20i!m。此外，将栅极绝缘层的厚度设定为lOOnm，将介电常数 设定为4. 1，将半导体层的厚度设定为50nm。将n沟道型晶体管的半导体层设定为如下带隙为3. 05eV,电子亲和势为4. 3eV, 功函数为4. 3eV,电子迁移率为15cm2/V s，空穴迁移率为0. lcm2/V s。并且，将p沟道型 晶体管的半导体层设定为如下带隙为3. OeV,电子亲和势为2. 8eV,功函数为5. 5eV,电子 迁移率为0. lcm2/V s,空穴迁移率为1. 0cm2/V s,并进行计算。此外，当计算截止电流时， 假定由带间隧道导致漏电流。另外，在上述P沟道型晶体管中，导通截止比大约为二位数。对于将使用上述n沟道型晶体管及p沟道型晶体管的CMOS反相电路串联连接三 段而构成的环形振荡器确认了振荡状况。图12示出其结果。横轴表示时间(s)，纵轴表示 电压(V)。这里，电源电压为15 (V)。由图12可知，一周期为5ns左右，振荡频率为200MHz 左右o如以上所述那样，确认到了使用所公开的发明之一的氧化物半导体晶体管构成的CMOS电路的工作。在本实施方式中使用的p沟道型晶体管的导通截止比大约为二位数，这 虽然很难说是充分的特性，但是作为CMOS电路的工作并没有很大的问题。通过进行p沟道 型氧化物半导体材料的改良及发展，可以进一步提高CMOS电路的特性。另外，所公开的发明之一的晶体管的结构对于实现这样的CMOS电路极为有效。本说明书根据2009年4月10日在日本专利局受理的日本专利申请编号 2009-095739而制作，所述申请内容包括在本说明书中。
权利要求
一种半导体装置，包括衬底上的第一栅电极及第二栅电极；覆盖所述第一栅电极及所述第二栅电极的栅极绝缘层；设置在所述栅极绝缘层上并与所述第一栅电极重叠的第一氧化物半导体层；设置在所述第一氧化物半导体层上并与该第一氧化物半导体层电连接的第一源电极或漏电极，所述第一源电极或漏电极包括包含第一材料的第一导电层和所述第一导电层上的包含第二材料的第二导电层；设置在所述栅极绝缘层上的第二源电极或漏电极，所述第二源电极或漏电极包括包含所述第一材料的第三导电层和所述第三导电层上的包含所述第二材料的第四导电层；以及设置在所述第二源电极或漏电极上并与该第二源电极或漏电极电连接的第二氧化物半导体层，所述第二氧化物半导体层与所述第二栅电极重叠。
2.一种半导体装置，包括 衬底上的第一栅电极及第二栅电极；覆盖所述第一栅电极及所述第二栅电极的栅极绝缘层； 设置在所述栅极绝缘层上并与所述第一栅电极重叠的第一氧化物半导体层； 设置在所述第一氧化物半导体层上并与该第一氧化物半导体层电连接的第一源电极 或漏电极，所述第一源电极或漏电极包括包含第一材料的第一导电层和所述第一导电层上 的包含第二材料的第二导电层；设置在所述栅极绝缘层上的第二源电极或漏电极，所述第二源电极或漏电极包括包含 所述第二材料的第三导电层；以及设置在所述第二源电极或漏电极上并与该第二源电极或漏电极电连接的第二氧化物 半导体层，所述第二氧化物半导体层与所述第二栅电极重叠。
3.根据权利要求1所述的半导体装置，其中，所述第一氧化物半导体层的一部分用作 P沟道型晶体管的沟道形成区域，并且，所述第二氧化物半导体层的一部分用作n沟道型晶 体管的沟道形成区域。
4.根据权利要求2所述的半导体装置，其中，所述第一氧化物半导体层的一部分用作 P沟道型晶体管的沟道形成区域，并且，所述第二氧化物半导体层的一部分用作n沟道型晶 体管的沟道形成区域。
5.根据权利要求1所述的半导体装置，其中，所述第一材料是该第一材料与所述第一 氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料，并且，所述第二材料是该第二材 料与所述第二氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料。
6.根据权利要求2所述的半导体装置，其中，所述第一材料是该第一材料与所述第一 氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料，并且，所述第二材料是该第二材 料与所述第二氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料。
7.根据权利要求1所述的半导体装置，其中，所述第一材料是其功函数大于5.OeV的材 料，并且，所述第二材料是其功函数小于4. 8eV的材料。
8.根据权利要求2所述的半导体装置，其中，所述第一材料是其功函数大于5.OeV的材 料，并且，所述第二材料是其功函数小于4. 8eV的材料。
9.根据权利要求1所述的半导体装置，其中，所述第一栅电极和所述第二栅电极电连接，并且，所述第一源电极或漏电极与所述第二源电极或漏电极电连接。
10.根据权利要求2所述的半导体装置，其中，所述第一栅电极和所述第二栅电极电连 接，并且，所述第一源电极或漏电极与所述第二源电极或漏电极电连接。
11.根据权利要求1所述的半导体装置，其中，所述第一氧化物半导体层与所述第一导 电层接触，并且，所述第二氧化物半导体层与所述第三导电层及第四导电层接触。
12.根据权利要求2所述的半导体装置，其中，所述第一氧化物半导体层与所述第一导 电层接触，并且，所述第二氧化物半导体层与所述第三导电层接触。
13.根据权利要求1所述的半导体装置，其中，所述第一氧化物半导体层包括选自氧化 锡、氧化锌、氧化镍、铜铝氧化物、氧化锶铜中的材料。
14.根据权利要求2所述的半导体装置，其中，所述第一氧化物半导体层包括选自氧化 锡、氧化锌、氧化镍、铜铝氧化物、氧化锶铜中的材料。
15.根据权利要求1所述的半导体装置，其中，所述第二氧化物半导体层包括以 InMO3(Zn0)m表示的物质，其中m大于0，M是选自镓、铁、镍、锰及钴中的一种或多种金属元o
16.根据权利要求2所述的半导体装置，其中，所述第二氧化物半导体层包括以 InMO3(Zn0)m表示的物质，其中m大于0，M是选自镓、铁、镍、锰及钴中的一种或多种金属元o
17.根据权利要求1所述的半导体装置，其中，所述第一材料是选自金、钼、镍、铜、钴、 铟锡氧化物中的材料。
18.根据权利要求2所述的半导体装置，其中，所述第一材料是选自金、钼、镍、铜、钴、 铟锡氧化物中的材料。
19.根据权利要求1所述的半导体装置，其中，所述第二材料是选自钛、铝、钼、钨中的 材料。
20.根据权利要求2所述的半导体装置，其中，所述第二材料是选自钛、铝、钼、钨中的 材料。
21.一种半导体装置的制造方法，包括以下步骤 在衬底上形成第一栅电极及第二栅电极；以覆盖所述第一栅电极及所述第二栅电极的方式形成栅极绝缘层； 在所述栅极绝缘层上并与所述第一栅电极重叠的区域中形成第一氧化物半导体层； 以覆盖所述第一氧化物半导体层的方式在所述衬底的整个面上形成第一导电层； 以覆盖所述第一导电层的方式在所述衬底的整个面上形成第二导电层； 选择性地蚀刻所述第一导电层和所述第二导电层来形成第一源电极或漏电极及第二 源电极或漏电极，并使该第一源电极或漏电极与所述第一氧化物半导体层电连接，该第二 源电极或漏电极的一部分与所述第二栅电极重叠；以及在所述栅极绝缘层和所述第二源电极或漏电极上并与所述第二栅电极重叠的区域中 形成与所述第二源电极或漏电极电连接的第二氧化物半导体层。
22.—种半导体装置的制造方法，包括以下步骤 在衬底上形成第一栅电极及第二栅电极；以覆盖所述第一栅电极及所述第二栅电极的方式形成栅极绝缘层；在所述栅极绝缘层上并与所述第一栅电极重叠的区域中形成第一氧化物半导体层；以覆盖所述第一氧化物半导体层的方式在所述衬底的整个面上形成第一导电层；在与所述第二栅电极重叠的区域及其周围中选择性地除去所述第一导电层；在选择性地除去所述第一导电层之后以覆盖所述第一导电层的方式在所述衬底的整 个面上形成第二导电层；选择性地蚀刻所述第一导电层和所述第二导电层来形成第一源电极或漏电极及第二 源电极或漏电极，并使该第一源电极或漏电极包括所述第一导电层和所述第二导电层并与 所述第一氧化物半导体层电连接，并使该第二源电极或漏电极包括所述第二导电层并其一 部分与所述第二栅电极重叠；以及在所述栅极绝缘层和所述第二源电极或漏电极上并与所述第二栅电极重叠的区域中 形成与所述第二源电极或漏电极电连接的第二氧化物半导体层。
23.根据权利要求21所述的半导体装置的制造方法，其还包括以下步骤作为所述第 一氧化物半导体层，形成用作P沟道型晶体管的沟道形成区域的氧化物半导体层，并且，作 为所述第二氧化物半导体层，形成用作n沟道型晶体管的沟道形成区域的氧化物半导体 层。
24.根据权利要求22所述的半导体装置的制造方法，其还包括以下步骤作为所述第 一氧化物半导体层，形成用作P沟道型晶体管的沟道形成区域的氧化物半导体层，并且，作 为所述第二氧化物半导体层，形成用作n沟道型晶体管的沟道形成区域的氧化物半导体层。
25.根据权利要求21所述的半导体装置的制造方法，其中，所述第一导电层包含其与 所述第一氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料，并且，所述第二导电层 包含其与所述第二氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料。
26.根据权利要求22所述的半导体装置的制造方法，其中，所述第一导电层包含其与 所述第一氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料，并且，所述第二导电层 包含其与所述第二氧化物半导体层之间的肖特基势垒为0. 5eV以下的材料。
27.根据权利要求21所述的半导体装置的制造方法，其中，所述第一导电层包含其功 函数大于5. OeV的材料，并且，所述第二导电层包含其功函数小于4. 8eV的材料。
28.根据权利要求22所述的半导体装置的制造方法，其中，所述第一导电层包含其功 函数大于5. OeV的材料，并且，所述第二导电层包含其功函数小于4. 8eV的材料。
29.根据权利要求21所述的半导体装置的制造方法，其中，以互相电连接的方式形成 所述第一栅电极及所述第二栅电极，并且，以互相电连接的方式形成所述第一源电极或漏 电极和所述第二源电极或漏电极。
30.根据权利要求22所述的半导体装置的制造方法，其中，以互相电连接的方式形成 所述第一栅电极及所述第二栅电极，并且，以互相电连接的方式形成所述第一源电极或漏 电极和所述第二源电极或漏电极。
全文摘要
本发明的目的在于一种提供一种使用氧化物半导体的优选结构的n沟道型晶体管及p沟道型晶体管。本发明的半导体装置包括与第一氧化物半导体层电连接并由包含第一材料的第一导电层和包含第二材料的第二导电层的叠层结构形成的第一源电极或漏电极；以及与第二氧化物半导体层电连接并由包含第一材料的第三导电层和包含第二材料的第四导电层的叠层结构形成的第二源电极或漏电极，其中，第一氧化物半导体层与第一源电极或漏电极的第一导电层接触，并且，第二氧化物半导体层与第二源电极或漏电极的第三导电层及第四导电层接触。
文档编号H01L21/363GK101859710SQ201010161138
公开日2010年10月13日 申请日期2010年4月7日 优先权日2009年4月10日
发明者乡户宏充, 井上卓之 申请人:株式会社半导体能源研究所