专利名称：集成电路结构及其形成方法
技术领域：
本发明涉及集成电路结构，更特别涉及包含由第III族及第V族的元素所构成的半 导体化合物的晶体管与其形成方法。
背景技术：
金属氧化物半导体(MOS)晶体管的速度与其驱动电压习习相关，而驱动电压又取 决于电荷迁移率。举例来说，NMOS晶体管的通道区的电子迁移率较高时，其驱动电压较高。 另一方面，PMOS晶体管的通道区的空穴迁移率较高时，其驱动电压较高。由第III族及第V族元素所构成的半导体化合物材料具有高电子迁移率，因此极适 于作为NMOS晶体管材料。为了降低制造成本，亦开始研发以第III族及第V族元素所构成的 半导体化合物材料形成PMOS晶体管。如图1所示，现有技术中以上述半导体化合物材料 形成的晶体管。在工艺中，先毯覆性地形成多层结构于硅基板10上，包括缓冲层如砷化镓 (GaAs)、梯阶分布的缓冲层13如砷化铟铝(InxAlhAs,其中χ介于0至1之间，但不为0或 1)、底阻挡层14如砷化铟铝(Ina52Ala48As)、通道层16如砷化铟镓(Ina7Gaa3As)、顶阻挡 层18如砷化铟铝(Ina52Ala48As)、蚀刻停止层19如磷化铟(InP)、及接触层42如砷化铟镓 (Ina53Gaa47As)。接着进行第一次蚀刻工艺，穿过接触层42并停止于蚀刻停止层19以形成 第一凹槽。接着进行第二次蚀刻工艺，穿过蚀刻停止层及部份的顶阻挡层18以形成第二凹 槽。之后形成金属栅极于第二凹槽中，以形成晶体管。上述晶体管具有底阻挡层14、通道层 16、及顶阻挡层18组成的量子阱。上述结构及工艺具有缺陷。为了改善短通道效应，需小心控制栅极34及通道层之 间的距离Tins，即精准控制蚀刻距离D。然而精准控蚀刻距离D是非常困难的。特别在以整 片晶片为单位进行蚀刻工艺时，晶片上的个别芯片更难以达到一致的蚀刻距离D。可以理解 的是，形成第二凹槽的工艺往往同时形成多个晶体管的多个凹槽。然而晶片上不同位置的 芯片其栅极与通道层之间的距离Tins可能不同，这将导致晶体管产品的表现不一致。综上 所述，目前仍需新的结构及方法克服上述现有技术的缺点。
发明内容
本发明提供一种形成集成电路结构的方法，包括提供基板；外延成长第一半导体 层于该基板上，其中第一半导体层由第III族及第V族的元素所构成的第一半导体化合物； 形成栅极结构于第一半导体层上；形成栅极间隔物于栅极结构的至少一侧壁上；以及在形 成栅极结构的步骤后，外延成长第二半导体层于第一半导体层上，且第二半导体层由第III 族及第V族的元素所构成的第二半导体化合物。本发明亦提供一种形成集成电路结构的方法，包括提供半导体基板；外延成长底 阻挡层于半导体基板上；外延成长通道层于底阻挡层上，其中通道层由第III族及第V族的 元素所构成的第一半导体化合物；外延成长顶阻挡层于通道层上，其中底阻挡层与顶阻挡 层均为半导体材料，且底阻挡层与顶阻挡层的能隙大于通道层的能隙；形成栅极结构于顶阻挡层上；形成栅极间隔物于栅极结构的侧壁上；以及在形成栅极结构及栅极间隔物的步 骤后，外延成长外延层接触顶阻挡层，其中外延层由第III族及第V族的元素所构成的第二 半导体化合物。本发明提供一种集成电路结构，包括基板；第一半导体层位于基板上，其中第一半 导体层由第III族及第V族的元素所构成的第一半导体化合物；栅极结构位于第一半导体层 上；栅极间隔物位于栅极结构的至少一侧壁上；以及第二半导体层位于第一半导体层上， 且第二半导体层由第III族及第V族的元素所构成的第二半导体化合物；其中栅极间隔物邻 接第二半导体层，且栅极间隔物分隔栅极结构与第二半导体层。本发明亦提供一种集成电路结构，包括半导体基板；第一半导体层位于半导体基 板上，其中第一半导体层由第III族及第V族的元素所构成的第一半导体化合物；栅极结构 位于第一半导体层；栅极间隔物位于栅极结构至少一侧壁上；以及第二半导体层位于第一 半导体层上，第二半导体层由第III族及第V族的元素所构成的第二半导体化合物；其中第 一半导体层及第二半导体层之间的界面与栅极结构及栅极间隔物的下表面等高。本发明的多个实施例具有多种优点。由于半导体材料层与接触层为再成长的层状 结构，含有栅极及选择性形成的栅极介电层的栅极结构可形成于顶阻挡层上，而非延伸至 顶阻挡层中。如此一来，栅极结构与通道层之间的距离将可精准控制，进而控制短通道效 应。由于本发明不需蚀刻顶阻挡层，所有芯片/晶片上的晶体管中栅极与通道层之间的距 离将更加一致，可使所有芯片/晶片的临界电压及控制性一致化。此外，具有低能隙及高掺 杂浓度的接触层可降低源极/漏极区的外部电阻，可改善晶体管的驱动电压。
图1是现有技术中，含有第III族及第V族的元素所构成的半导体化合物材料所形 成的晶体管；图2-图4B是本发明一实施例中，形成晶体管的工艺剖视图；以及图5至图7是本发明其他实施例中，晶体管的剖视图。并且，上述附图中的附图标记说明如下10 硅基板；12、22 缓冲层；13 阶梯分布的缓冲层；14、24 底阻挡层；16、 26,50 通道层；18、28 顶阻挡层；19 蚀刻停止层；20 基板；32 栅极介电层；34 栅极；36 栅极间隔物；40 半导体化合物层；42 接触层；44 金属层；D 蚀刻距离； Tins 栅极与通道层之间的距离。
具体实施例方式本发明以半导体化合物材料如第III族及第V族的元素构成的晶体管及其形成方 法如下述工艺说明。在后续说明中，更包含了其他变化型态。为了简洁起见，在多种实施例 的图示及对应说明中，将以相同符号标示类似元件。如图2所示，首先提供基板20。基板20可为半导体基板如硅、锗、硅锗合金、磷化 铟、及/或其他半导体材料。接着以外延成长法形成多层的半导体化合物材料于基板20上。 在一实施例中，多层的半导体化合物材料包含底阻挡层24、通道层26、及顶阻挡层28。在 一实施例中，通道层26具有第一能隙，而底阻挡层24及顶阻挡层28的第二能隙大于第一能隙。如此一来，底阻挡层24、通道层26、及底阻挡层28形成量子阱。在一实施例中，第二 能隙比第一能隙高约0. leV，上述能隙差可略大或略小。通道层26、顶阻挡层28、及底阻挡 层24的材料选择除了取决于能隙差距外，还需兼顾高载子移动率。适用于通道层26、顶阻 挡层28、及底阻挡层24的材料可包含但不限于硅、锗、砷化镓(GaAs)、磷化铟(InP)、氮化 镓(GaN)、砷化铟镓(InGaAs)、砷化铟(InAs)、锑化铟(InSb)、砷化铟铝(InAlAs)、锑化镓 (GaSb)、锑化铝(AlSb)、砷化铝(AlAs)、磷化铝(AlP)、磷化镓(GaP)、或上述的组合。在一 实施例中，通道层26包含Ina7Gaa3As,而底阻挡层24及顶阻挡层28包含Ina52Ala48Astj在 另一实施例中，通道层26的组成为InGaAs，而底阻挡层24及顶阻挡层28的组成为GaAs。 在又一实施例中，通道层26的组成为InAs，而底阻挡层24及顶阻挡层28包含InAlAs。底 阻挡层24的厚度约介于5nm至10 μ m之间，通道层26的厚度约介于2nm至50nm之间，而 顶阻挡层28的厚度约介于5nm至500nm之间。可以理解的是，上述厚度范围仅用以举例且 可依不同的工艺技术调整改变。此外，可依需要额外形成单层或多层的缓冲层如缓冲层22于基板20上方。缓冲 层22的晶格常数介于基板20的晶格常数与基板上方的其他层状结构(如底阻挡层24)的 晶格常数之间。如此一来，较下层的晶格常数与较上层的晶格常数之间的差异较和缓。如图3所示，接着形成栅极结构与栅极间隔物36于上述结构上。栅极结构包含栅 极介电层32及栅极34。栅极介电层32可为一般介电材料如氧化硅、氮化硅、氮氧化硅、上 述的多层结构、或上述的组合。栅极介电层32亦可为高介电常数材料(high-k)，其介电常 数可大于约4. 0，甚至大于约7. 0。上述高介电常数材料可包含氧化铝、氧化铪、氮氧化铪、 硅酸铪、硅酸锆、氧化钇、氧化铈、氧化钛、氧化钽、或上述的组合。栅极34可为掺杂的多晶 硅、金属、金属氮化物、金属硅化物、或其他类似物。栅极间隔物36可为氧化硅、氮化硅、上 述的复合层、或其他类似物。栅极介电层32、栅极34、及栅极间隔物36的形成方法已熟知 于本领域，因此不在这详述。如图4A所示，接着形成单层或多层外延层。在一实施例中，外延层包含高能隙的 半导体化合物层40，其能隙可高于通道层26的能隙。举例来说，半导体化合物层40可采用 与顶阻挡层28相同组成与能隙的材料如Ina52Ala48Astj此外，半导体材料层40可采用与顶 阻挡层28类似但有些微差异的材料，使半导体材料层40的能隙低于顶阻挡层28的能隙。 举例来说，半导体材料层40的组成比例介于通道层26 (如Ina7Ala3As)与顶阻挡层28 (如 Ina52Ala48As)之间，其In/Al的莫耳比介于0. 52/0. 48至0. 7/0. 3之间。在一实施例中，半 导体材料层40的厚度大于约5nm。接着可形成接触层42于半导体材料层40上。在后续说明中，形成于顶阻挡层42 上的外延层中的半导体材料层40及接触层42，可分别称之为第一子层及第二子层。此外， 在外延成长的过程中，接触层42可临场注入高浓度的掺质，其浓度可大于约lX1018/cm3。若 最后形成的晶体管为NMOS晶体管，则掺质可包含硅。相对地，若最后形成的晶体管为PMOS 晶体管，其掺质可包含锌及/或铍。经上述方法形成的低能隙及高浓度掺质的接触层42，比 未掺杂硅、锌、及/或铍的接触层40的电阻低。半导体材料层40及接触层42的形成方法 可为选择性外延成长(SEG)、金属有机化学气相沉积法(MOCVD)、或非选择性沉积法。然而 非选择沉积法可能需要多余掩模。在另一实施例中，接触层42的组成可为第IV族元素如硅、锗、或硅锗合金。第IV族元素为接触层42的主要组成。举例来说，第IV族元素约占接触层42的原子比例的50%以 上，甚至超过接触层42的原子比例的90%。若最后形成的晶体管属于PMOS晶体管，则接 触层42需掺杂P型掺质如硼及/或铟。另一方面，若最后形成的晶体管属于NMOS晶体管， 则接触层42需掺杂η型掺质如磷及/或砷。不论采用N型或P型掺质，其浓度可介于约 lxl018/Cm3 至 lxl021/Cm3 之间。接着形成金属层44于接触层42上，其中金属层44可为镍、铝、钯、金、及/或其他 类似物。在形成金属层44后可进行额外回火工艺，使金属层44与其下的接触层42反应以 减少接触电阻。在后续说明中，金属层44及其下的接触层42即所谓的源极及漏极，两者均 具有相对低的电阻。至此已完成金属氧化物半导体元件。可以理解的是，其他层可形成于半导体材料层40及接触层42的上方及/或下方。 通常位于较上层的其他层具有较高的掺杂浓度及/或较低的能隙，而位于较下层的其他层 具有较低的掺杂浓度及/或较高的能隙。如图4B所示，另一实施例的接触层42直接接触顶阻挡层28，其中接触层42的能 隙低于顶阻挡层28的能隙。此结构并不具有能隙相对较高的半导体材料层40。接触层42 的材质及形成方法同前述，且具有较高的掺杂浓度。在接触层42上方可形成金属层44。如图5所示，另一实施例大致与图4A所示的结构相同，但不具有栅极介电层。此 结构的栅极34直接接触顶阻挡层28。在此实施例中，栅极34与顶阻挡层28之间因萧基阻 挡(Schottky barrier)所形成的空乏区(未标示)可作为栅极介电层。同样地，上述不具 有栅极介电层的结构可进一步省略半导体材料层40，且接触层42可直接形成于顶阻挡层 28上。如图6所示，可采用单一通道层50替换图2所示的多层结构量子阱底阻挡层24、 通道层26、及顶阻挡层28。通道层50可为第III族及第V族的元素所构成的半导体化合物 如 GaAs、InP, GaN, InGaAs, InAs, InSb, InAlAs、GaSb、AlSb、AlAs、AlP、GaP、或上述的组合。 如同图6的结构，图7的结构可进一步省略栅极介电层。同样地，图7的结构可进一步省略 半导体材料层40，使接触层42直接形成于通道层50上。另一方面，图7的结构中的接触层 42与通道层50的间隔有半导体材料层40。本发明的多个实施例具有多种优点。如图4A至图7所示，由于半导体材料层40 与接触层42为再成长的层状结构，含有栅极34及选择性形成的栅极介电层32的栅极结构 可形成于顶阻挡层28上，而非延伸至顶阻挡层28中。如此一来，栅极结构与通道层26之 间的距离将可精准控制，进而控制短通道效应。由于本发明不需蚀刻顶阻挡层28，所有芯片 /晶片上的晶体管中栅极与通道层26之间的距离将更加一致，可使所有芯片/晶片的临界 电压及控制性一致化。此外，具有低能隙及高掺杂浓度的接触层42可降低源极/漏极区的 外部电阻，可改善晶体管的驱动电压。虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本 领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的 保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种形成集成电路结构的方法，包括提供一基板；外延成长一第一半导体层于该基板上，其中该第一半导体层由第III族及第V族的元素所构成的第一半导体化合物；形成一栅极结构于该第一半导体层上；形成一栅极间隔物于该栅极结构的至少一侧壁上；以及在形成该栅极结构的步骤后，外延成长一第二半导体层于该第一半导体层上，且该第二半导体层由第III族及第V族的元素所构成的第二半导体化合物。
2.如权利要求1所述的形成集成电路结构的方法，其中该第一半导体层包括 一底阻挡层；一通道层位于该底阻挡层上；以及一顶阻挡层位于该通道层上，其中该底阻挡层及该顶阻挡层的能隙大于该通道层的能隙。
3.如权利要求1所述的形成集成电路结构的方法，在形成该栅极结构的步骤后与外延 成长该第二半导体层的步骤前，其中该第一半导体层露出的上表面与位于该栅极结构下的 该第一半导体层的上表面等高。
4.如权利要求1所述的形成集成电路结构的方法，其中外延成长该第二半导体层的步 骤包括外延成长第III族及第V族的元素所构成的第二半导体化合物，以及临场注入硅、 锌、铍、或上述的组合。
5.如权利要求4所述的形成集成电路结构的方法，还包括外延成长一第三半导体层于 该第二半导体层上，其中该第三半导体层由第III族及第V族的元素所构成的第三半导体 化合物，且该第三半导体层的能隙小于该第二半导体层的能隙。
6.一种形成集成电路结构的方法，包括 提供一半导体基板；外延成长一底阻挡层于该半导体基板上；外延成长一通道层于该底阻挡层上，其中该通道层由第III族及第V族的元素所构成 的第一半导体化合物；外延成长一顶阻挡层于该通道层上，其中该底阻挡层与该顶阻挡层均为半导体材料， 且该底阻挡层与该顶阻挡层的能隙大于该通道层的能隙； 形成一栅极结构于该顶阻挡层上； 形成一栅极间隔物于该栅极结构的侧壁上；以及在形成该栅极结构及该栅极间隔物的步骤后，外延成长一外延层接触该顶阻挡层，其 中该外延层由第III族及第V族的元素所构成的第二半导体化合物。
7.如权利要求6所述的形成集成电路结构的方法，其中该外延层与该顶阻挡层之间的 界面与该栅极结构与该顶阻挡层之间的界面等高。
8.一种集成电路结构，包括 一基板；一第一半导体层位于该基板上，其中该第一半导体层由第III族及第V族的元素所构 成的第一半导体化合物；2一栅极结构位于该第一半导体层上；一栅极间隔物位于该栅极结构的至少一侧壁上；以及一第二半导体层位于该第一半导体层上，且该第二半导体层由第III族及第V族的元 素所构成的第二半导体化合物；其中该栅极间隔物邻接该第二半导体层，且栅极间隔物分隔该栅极结构与该第二半导 体层。
9.如权利要求8所述的集成电路结构，其中该第一半导体层还包括 一底阻挡层；一通道层位于该底阻挡层上；以及一顶阻挡层位于该通道层上，其中该底阻挡层与该顶阻挡层的能隙大于该通道层的能隙。
10.如权利要求8所述的集成电路结构，其中该第一半导体层与该第二半导体层之间 的界面与该第一半导体层与该栅极结构之间的界面等高。
11.如权利要求8所述的集成电路结构，其中该第二半导体层掺杂有硅、锌、铍、或上述 的组合。
12.如权利要求8所述的集成电路结构，其中第二半导体层还包括一第一子层，该第一子层由第III族及第V族的元素所构成的第二半导体化合物，且该 第一子层具有一第一能隙；以及一第二子层，该第二子层由第III族及第V族的元素所构成的第三半导体化合物，且该 第三半导体化合物掺杂有硅、锌、铍、或上述的组合；其中该第二子层具有一第二能隙，且该第二能隙小于该第一能隙。
13.一种集成电路结构，包括 一半导体基板；一第一半导体层位于该半导体基板上，其中该第一半导体层由第III族及第V族的元 素所构成的第一半导体化合物；一栅极结构位于该第一半导体层； 一栅极间隔物位于该栅极结构至少一侧壁上；以及一第二半导体层位于该第一半导体层上，该第二半导体层由第III族及第V族的元素 所构成的第二半导体化合物；其中该第一半导体层及该第二半导体层之间的界面与该栅极结构及该栅极间隔物的 下表面等高。
全文摘要
本发明提供一种集成电路结构及其形成方法，其中形成集成电路结构的方法包括提供基板，接着外延成长第一半导体层于基板上。第一半导体层由第III族及第V族的元素所构成的第一半导体化合物。接着形成栅极结构于第一半导体层上，并形成栅极间隔物于栅极结构的至少一侧壁上。在形成栅极结构的步骤后，外延成长第二半导体层于第一半导体层上，其中第二半导体层由第III族及第V族的元素所构成的第二半导体化合物。由于半导体材料层与接触层为再成长的层状结构，含有栅极及选择性形成的栅极介电层的栅极结构可形成于顶阻挡层上，而非延伸至顶阻挡层中。
文档编号H01L29/78GK101901766SQ20101019461
公开日2010年12月1日 申请日期2010年6月1日 优先权日2009年6月1日
发明者万幸仁, 柯志欣 申请人:中国台湾积体电路制造股份有限公司