专利名称：半导体结构的形成方法及半导体结构的制作方法
技术领域：
本发明涉及半导体制造工艺，特别涉及一种半导体结构的形成方法及半导体结构。
背景技术：
半导体器件制造工艺中，为了使位于有源区上的多层结构进行电互连，需要形成有多个互连层。所述互连层可由金属填充形成，以达到连接电路、匹配电路、改变信号相位等各种功能。如图1所示半导体结构，其形成过程为提供基底11，所述基底11内形成有导电结构(未图示)，在基底11上形成第一介质层13，刻蚀所述第一介质层13并进行金属填充， 以形成第一互连层131、第二互连层132、第三互连层133，所述第一互连层131、第二互连层 132、第三互连层133与位于基底11内的导电区域电连接，两两之间通过第一介质层13绝缘。在所述第一介质层13和第一互连层131、第二互连层132、第三互连层133上形成第二介质层15，通过刻蚀所述第一介质层13以形成开口(未图示)，并对所述开口进行金属填充以形成互连结构151，所述互连结构151仅与第二互连层132电连接，并且与第一互连层131、第三互连层133绝缘。在申请号为200610025649.4的中国专利申请中，还提供有更多的互连结构的形
成方法。随着制造工艺的发展，半导体器件的尺寸不断减小，位于同一互连结构内的互连层或位于相邻互连结构内的互连层间距也随之减小。有些互连层或互连结构必须保持绝缘性，而有些互连结构或互连层必须保持导电，如果在制造工艺中，控制不合理，导致需绝缘的互连结构或互连层之间形成电连接，则对整个半导体的电学性能造成极大的影响。所以对于互连结构或互连层之间的绝缘性能和导电性能的控制逐渐十分重要。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法及半导体结构，控制互连结构或互连层之间的绝缘性能和导电性能。为解决上述问题，本发明提供一种半导体结构的形成方法，包括提供基底，所述基底内形成有导电结构，所述基底上形成有覆盖导电结构的第一介质层，所述第一介质层内具有贯穿其厚度的第一互连层，所述第一互连层与导电结构电连接；在所述第一介质层和第一互连层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成第二介质层； 刻蚀所述第二介质层和刻蚀阻挡层至露出第一互连层及部分第一介质层层，形成开口 ；
在所述开口内填充满互连结构，所述互连结构与第一互连层电连接。可选的，所述刻蚀阻挡层为氮化硅或氮氧化硅。可选的，所述刻蚀阻挡层的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。可选的，所述刻蚀阻挡层的厚度范围为IOOA 1000A。可选的，在所述第一介质层形成第一互连层，及在所述第二介质层内形成互连结构为等离子体刻蚀，刻蚀气体为C5F8或C4F8W2和Ar，其中，所述C5F8或C4F8的流量为5SCCM 至 40SCCM，O2 流量为 5SCCM 至 40SCCM，Ar 流量为 100SCCM 至 500SCCM。可选的，所述刻蚀的腔体压力为30毫托至100毫托，功率为200瓦至2000瓦，所述刻蚀时间为30秒至120秒。可选的，所述刻蚀阻挡层的刻蚀为等离子体刻蚀，刻蚀气体为CF4或CHF3W2和Ar， 其中，所述CF4或CHF3流量为10SCCM至50SCCM，O2流量为10SCCM至50SCCM，Ar流量为 50SCCM 至 500SCCM。可选的，所述刻蚀的腔体压力为30毫托至100毫托，功率为100瓦至1000瓦，刻蚀时间为10秒至120秒。本发明还提供一种半导体结构，包括形成有导电结构的基底，位于基底及导电结构上的第一介质层，贯穿第一介质层厚度且与导电结构电连接的第一互连层；位于所述第一介质层和第一互连层上的第二介质层，贯穿所述第二介质层的厚度，且与第一互连层电连接的互连结构；其中，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层，且互连结构贯穿刻蚀阻挡层厚度。本发明提供一种半导体结构的形成方法，包括提供基底，所述基底内形成有导电结构；在所述基底上形成覆盖导电结构的第一介质层和刻蚀阻挡层；刻蚀所述刻蚀阻挡层和第一介质层至露出导电结构，形成第一开口 ；在第一开口内填充满第一互连层，所述第一互连层与导电结构电连接；在所述刻蚀阻挡层和第一互连层上形成第二介质层；刻蚀所述第二介质层至露出刻蚀阻挡层，形成第二开口 ；在所述第二开口内填充满互连结构，所述互连结构与第一互连层电连接。可选的，所述刻蚀阻挡层为氮化硅或氮氧化硅。可选的，所述刻蚀阻挡层的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。可选的，所述刻蚀阻挡层的厚度范围为ιοοΑ~ιοοοΑ。可选的，在所述第一介质层形成第一互连层，及在所述第二介质层内形成互连结构为等离子体刻蚀，刻蚀气体为C5F8或C4F8W2和Ar，其中，所述C5F8或C4F8的流量为5SCCM 至 40SCCM，O2 流量为 5SCCM 至 40SCCM，Ar 流量为 100SCCM 至 500SCCM。可选的，所述刻蚀的腔体压力为30毫托至100毫托，功率为200瓦至2000瓦，所述刻蚀时间为30秒至120秒。可选的，所述刻蚀阻挡层的刻蚀为等离子体刻蚀，刻蚀气体为CF4或CHF3W2和Ar， 其中，所述CF4或CHF3流量为10SCCM至50SCCM，O2流量为10SCCM至50SCCM，Ar流量为50SCCM 至 500SCCM。可选的，所述刻蚀的腔体压力为30毫托至100毫托，功率为100瓦至2000瓦，刻蚀时间为10秒至120秒。本发明又提供一种半导体结构，包括形成有导电结构的基底；位于基底及导电结构上的第一介质层，及贯穿所述第一介质层的厚度，与导电结构电连接的第一互连层；位于第一互连层上的第二介质层，及贯穿所述第二介质层厚度且与第一互连层电连接的互连结构；其中，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层，且第一互连层贯穿所述刻蚀阻挡层厚度。与现有技术相比，上述技术方案具有以下优点本发明通过在第一介质层和第二介质层之间形成有刻蚀阻挡层，由于材料不同，以作为第一介质层和第二介质层的分界面， 用于在刻蚀互连结构时，及时判断出所述分界面，防止发生对第一介质层过刻蚀的情况，控制互连结构或互连层的绝缘性能和导电性能。
图1至图3是现有半导体结构形成方法的剖面结构示意图；图4至图8为本发明第一实施例的半导体结构形成方法剖面示意图；图9至图12为本发明第二实施例的半导体结构形成方法剖面示意图。
具体实施例方式发明人发现，在大部分半导体工艺中，位于相邻的互连层内，需要进行电连接的互连结构在尺寸不一定完全对应相等，在位置上也不一定完全对应覆盖。这样的结构在形成过程中，将导致互连结构间的绝缘性能和导电性能难以控制。如图2所示，位于上层的互连结构151a并不能恰好覆盖下层互连层132的表面， 而是具有一定的位错，互连结构151a部分位于互连层132的部分表面上，另有部分位于第一介质层13上；如图3所示，互连结构151b的尺寸大于下层互连层131，使得互连结构151b 除完全覆盖互连层131的表面，仍然有一部分表面位于第一介质层13上。继续参考图2和图3，因为第一介质层13与第二介质层15为同种材料，且因为互连结构151a/151b除位于互连层131上的部分，还有部分位于第一介质层13上。上述结构将导致在刻蚀第二介质层15形成互连结构151a/151b时，无法判断第一介质层13和第二介质层15的分界面，导致对第一介质13的过刻蚀，使位于上层的互连结构151a/151b与本应绝缘下层互连层(如互连层131、互连层13 进行电连接，极大地影响器件的电学性能。为解决上述问题，本发明提供了一种半导体结构的形成方法，包括提供基底，所述基底内形成有导电结构，所述基底上形成有覆盖导电结构的第一介质层，所述第一介质层内具有贯穿其厚度的第一互连层，所述第一互连层与导电结构电连接；在所述第一介质层和第一互连层上形成刻蚀阻挡层；在所述刻蚀阻挡层上形成第二介质层；刻蚀所述第二介质层和刻蚀阻挡层至露出第一互连层及部分第一介质层层，形成开口 ；在所述开口内填充满互连结构，所述互连结构与第一互连层电连接。本发明还提供一种基于上述方法形成的半导体结构，包括形成有导电结构的基底，位于基底及导电结构上的第一介质层，贯穿第一介质层厚度且与导电结构电连接的第一互连层；位于所述第一介质层和第一互连层上的第二介质层，贯穿所述第二介质层厚度且与第一互连层电连接的互连结构；其中，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层，且互连结构贯穿刻蚀阻挡层厚度。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。第一实施例图4至图8为本发明第一实施例的半导体结构的形成方法结构剖面示意图。首先，如图4所示提供基底21，所述基底21上形成有第一介质层23。所述基底21 形成有导电结构(未示出)。所述第一介质层23可以为掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层，本实施例中，所述第一介质层23为掺氟的氧化硅，其形成方法为化学气相沉积法或等离子体增强化学气相沉积法。如图5所示，在第一介质层23内形成贯穿其厚度的第一互连层231、第二互连层 232、第三互连层233。具体的形成过程为在所述第一介质层23上形成图案化的光刻胶层(未图示)，以所述光刻胶层为掩膜，对所述第一介质层23进行刻蚀至暴露出基底21的表面，形成开口(未图示)；在所述开口内填充满金属，以形成第一互连层231、第二互连层 232、第三互连层233，所述第一互连层231、第二互连层232、第三互连层233之间通过第一介质层23进行绝缘。本实施例中，所述开口可以是接触孔(contact)或通孔(via)或沟槽(trench)。本实施例中，所述第一介质层23的刻蚀可采用等离子体刻蚀，刻蚀气体为C5F8或 C4F8W2和Ar，其中，所述C5F8或C4F8的流量为5SCCM至40SCCM，O2流量为5SCCM至40SCCM， Ar流量为100SCCM至500SCCM，所述刻蚀的腔体压力为30毫托至100毫托，功率为200瓦至2000瓦，所述刻蚀时间为30秒至120秒。如图6所示，在所述第一介质层23和第一互连层231、第二互连层232、第三互连层233上形成刻蚀阻挡层25。所述刻蚀阻挡层25可为氮化硅或氮氧化硅，所述刻蚀阻挡层25的厚度范围为 100人~1000人,所述刻蚀阻挡层25的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。作为一个实施例，所述刻蚀阻挡层25为氮化硅。如图7所示，在所述刻蚀阻挡层25上形成第二介质层27。所述第二介质层27可以为掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层， 本实施例中，所述第二介质层27为掺氟的氧化硅。如图8所示，刻蚀所述第二介质层27和刻蚀阻挡层25，至露出第二互连层232及部分第一介质层层23，形成开口(未示出)，在所述开口进行填充满互连结构。所述开口可以是接触孔(contact)或通孔(via)或沟槽(trench)。在第二介质层27和刻蚀阻挡层25内形成贯穿第二介质层27和刻蚀阻挡层25厚度的互连结构271。具体形成流程为在所述第二介质层27上形成图案化的光刻胶层(未图示)；以所述光刻胶层为掩膜，对所述第二介质层27和刻蚀阻挡层25进行刻蚀至暴露出第一互连层232的表面和部分第一介质层23的表面，形成开口(未示出)；在开口内填充金属，形成互连结构271。本实施例中，互连结构271尺寸大于第一互连层232，进而造成互连结构271不光覆盖第一互连层232，还覆盖部分第一介质层23。本发明形成方法中，由于互连结构271尺寸大于第一互连层232，第一介质层23 和第二介质层27之间形成有刻蚀阻挡层25，在对第二介质层27进行刻蚀以形成互连结构 271时，以所述刻蚀阻挡层25作为分界面进行判断，由于阻挡层25和第一介质层23不同材质的特点，蚀刻的比率是不同的，使得形成互连结构271的刻蚀可以停留在第一介质层23 上，不会对第一介质层23过刻蚀。若产生有过刻蚀，则刻蚀后的开口有可能与第一互连层 231或第三互连层233连通，会导致在开口金属填充后，所述互连结构271与第一介质层23 中的第一互连层231或第三互连层233电连接，引起短路或者其他电学性能的变化。本发明则有效地解决了上述问题。所述刻蚀阻挡层25的刻蚀可采用等离子体刻蚀，刻蚀气体为CF4或CHF3W2和Ar， 其中，所述CF4或CHF3流量为10SCCM至50SCCM，O2流量为10SCCM至50SCCM，Ar流量为 50SCCM至500SCCM，所述刻蚀的腔体压力为30毫托至100毫托，功率为100瓦至1000瓦， 刻蚀时间为10秒至120秒。基于上述实施例形成的半导体结构，如图8所示，包括形成有导电结构的基底 21 ；第一介质层23，位于基底21上且覆盖导电结构；第一互连层231、第二互连层232、第三互连层233，贯穿第一介质层23的厚度，且与导电结构电连接，其中第一互连层231、第二互连层232、第三互连层233之间通过第一介质层23相互绝缘；刻蚀阻挡层25，位于所述第一介质层23、第一互连层231、第二互连层232、第三互连层233上，作为第一介质层23和第二介质层27的分界面；第二介质层27，所述第二介质层27位于刻蚀阻挡层25上；互连结构 271，所述互连结构271贯穿第二介质层27和刻蚀阻挡层25的厚度，且与第二互连层232 电连接，与第一互连层231或第三互连层233相互绝缘。如图8所示，刻蚀形成互连结构271的过程中，需要依次刻蚀第二介质层27和刻蚀阻挡层25，其中第二介质层27为氧化硅等材料，刻蚀阻挡层25为氮化硅等材料，在刻蚀过程中，必然会面对高刻蚀选择比的问题。为解决高刻蚀选择比的问题，本发明还提供了另一种优化的形成方法，包括提供基底，所述基底内形成有导电结构；在所述基底上形成覆盖导电结构的第一介质层和刻蚀阻挡层；刻蚀所述刻蚀阻挡层和第一介质层至露出导电结构，形成第一开口 ；在第一开口内填充满第一互连层，所述第一互连层与导电结构电连接；在所述刻蚀阻挡层和第一互连层上形成第二介质层；刻蚀所述第二介质层至露出刻蚀阻挡层，形成第二开口 ；在所述第二开口内填充满互连结构，所述互连结构与第一互连层电连接。本发明还提供一种基于上述方法形成的半导体结构，包括形成有导电结构的基底；位于基底及导电结构上的第一介质层，及贯穿所述第一介质层的厚度，与导电结构电连接的第一互连层；位于第一互连层上的第二介质层，及贯穿所述第二介质层厚度且与第一互连层电连接的互连结构；其中，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层， 且第一互连层贯穿所述刻蚀阻挡层厚度。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。第二实施例图9至图12为本发明第二实施例的半导体结构形成方法结构剖面示意图。
首先，如图9所示提供基底31，所述基底31内形成有导电结构。在所述基底31上形成第一介质层33和刻蚀阻挡层35。所述第一介质层33可以为掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层，本实施例中，所述第一介质层33为掺氟的氧化硅，其形成方法为化学气相沉积法。所述刻蚀阻挡层35可为氮化硅或氮氧化硅，所述刻蚀阻挡层35的厚度范围为 100人 1000A,所述刻蚀阻挡层35的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。作为一个实施例，所述刻蚀阻挡层35为氮化硅。如图10所示，刻蚀所述第一介质层33和刻蚀阻挡层35，以形成第一互连层331、 第二互连层332、第三互连层333。作为其他实施例，还可为其他数目的互连层。具体的刻蚀过程可以为在所述刻蚀阻挡层35上形成图案化的光刻胶层(未图示)，以所述光刻胶层为掩膜，对所述刻蚀阻挡层35进行刻蚀，以暴露出第一介质层33的表面，再接着对第一介质层33进行刻蚀至暴露出基底31的表面，以形成开口，并对所述开口进行金属填充，以形成第一互连层331、第二互连层332、第三互连层333。其中，所述刻蚀阻挡层35的刻蚀可采用等离子体刻蚀，刻蚀气体为CF4或CHF3、O2 和Ar，其中，所述CF4或CHF3流量为10SCCM至50SCCM，O2流量为10SCCM至50SCCM，Ar流量为50SCCM至500SCCM，所述刻蚀的腔体压力为30毫托至100毫托，功率为100瓦至1000 瓦，刻蚀时间为10秒至120秒。所述第一介质层33的刻蚀可采用等离子体刻蚀，刻蚀气体为C5F8或C4F8W2和Ar， 其中，所述C5F8或C4F8的流量为5SCCM至40SCCM, O2流量为5SCCM至40SCCM, Ar流量为 100SCCM至500SCCM，所述刻蚀的腔体压力为30毫托至100毫托，功率为200瓦至2000瓦， 所述刻蚀时间为30秒至120秒。如图11所示，在所述刻蚀阻挡层35和第一互连层331、第二互连层332、第三互连层333上形成第二介质层37。所述第二介质层37可以为掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层，本实施例中，所述第二介质层37为掺氟的氧化硅，其形成方法为化学气相沉积法。如图12所示，刻蚀所述第二介质层37，至露出第二互连层332和部分第一介质层 33，形成开口(未示出)，对所述开口进行填充以形成互连结构371。所述开口可以是接触孑L (contact)或通孑L (via)或沟槽(trench)。本图示出的形成的互连结构371仅与位于第二互连层332电连接，与第一互连层 331、第三互连层333绝缘。本图示出的互连结构371尺寸大于第二互连层332，进而造成互连结构371 —部分位于第二互连层332上，另有一部分位于第一介质层33上。本发明形成方法中，第一介质层33和第二介质层37之间形成有刻蚀阻挡层35，在对第二介质层37进行刻蚀以形成互连结构371时，以所述刻蚀阻挡层35作为分界面进行判断，使得形成互连结构371的刻蚀可以停留在刻蚀阻挡层35上，不会对第一介质层33过刻蚀，避免过刻蚀导致互连结构371与第一互连层331或与第三互连层333电连接。具体的刻蚀过程可以为在所述第二介质层37上形成图案化的光刻胶层(未图示)，以所述光刻胶层为掩膜，对所述第二介质层37进行刻蚀至暴露出第二互连层332和刻蚀阻挡层35的表面。其中，所述第二介质层37的刻蚀可参考前述的第一介质层33的刻蚀工艺。基于上述实施例形成的半导体结构，如图12所示，包括形成有导电结构的基底 31 ；第一介质层33和刻蚀阻挡层35，位于基底31上且覆盖导电结构；第一互连层331、第二互连层332、第三互连层333，贯穿第一介质层33和刻蚀阻挡层35的厚度，且与导电结构电连接，其中第一互连层331、第二互连层332、第三互连层333之间通过第一介质层33和刻蚀阻挡层35相互绝缘，其中，刻蚀阻挡层35作为第一介质层33和第二介质层37的分界面；第二介质层37，所述第二介质层37位于刻蚀阻挡层35上；互连结构371，所述互连结构371贯穿第二介质层37的厚度，且与第二互连层332电连接，与第一互连层331或第三互连层333相互绝缘。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种半导体结构的形成方法，其特征在于，包括提供基底，所述基底内形成有导电结构，所述基底上形成有覆盖导电结构的第一介质层，所述第一介质层内具有贯穿其厚度的第一互连层，所述第一互连层与导电结构电连接；在所述第一介质层和第一互连层上形成刻蚀阻挡层； 在所述刻蚀阻挡层上形成第二介质层；刻蚀所述第二介质层和刻蚀阻挡层至露出第一互连层及部分第一介质层层，形成开Π ；在所述开口内填充满互连结构，所述互连结构与第一互连层电连接。
2.根据权利要求1所述的形成方法，其特征在于，所述刻蚀阻挡层为氮化硅或氮氧化娃。
3.根据权利要求2所述的形成方法，其特征在于，所述刻蚀阻挡层的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。
4.根据权利要求3所述的形成方法，其特征在于，所述刻蚀阻挡层的厚度范围为 100Λ 1000人。
5.根据权利要求1所述的形成方法，其特征在于，在所述第一介质层形成第一互连层， 及在所述第二介质层内形成互连结构为等离子体刻蚀，刻蚀气体为C5F8或C4F8、O2和Ar， 其中，所述C5F8或C4F8的流量为5SCCM至40SCCM, O2流量为5SCCM至40SCCM, Ar流量为 100SCCM 至 500SCCM。
6.根据权利要求5所述的形成方法，其特征在于，所述刻蚀的腔体压力为30毫托至 100毫托，功率为200瓦至2000瓦，所述刻蚀时间为30秒至120秒。
7.根据权利要求1所述的形成方法，其特征在于，所述刻蚀阻挡层的刻蚀为等离子体刻蚀，刻蚀气体为CF4或CHF3、O2和Ar，其中，所述CF4或CHF3流量为10SCCM至50SCCM，O2 流量为 10SCCM 至 50SCCM，Ar 流量为 50SCCM 至 500SCCM。
8.根据权利要求7所述的形成方法，其特征在于，所述刻蚀的腔体压力为30毫托至 100毫托，功率为100瓦至1000瓦，刻蚀时间为10秒至120秒。
9.一种半导体结构，包括形成有导电结构的基底，位于基底及导电结构上的第一介质层，贯穿第一介质层厚度且与导电结构电连接的第一互连层；位于所述第一介质层和第一互连层上的第二介质层，贯穿所述第二介质层的厚度，且与第一互连层电连接的互连结构；其特征在于，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层，且互连结构贯穿刻蚀阻挡层厚度。
10.一种半导体结构的形成方法，其特征在于，包括 提供基底，所述基底内形成有导电结构；在所述基底上形成覆盖导电结构的第一介质层和刻蚀阻挡层； 刻蚀所述刻蚀阻挡层和第一介质层至露出导电结构，形成第一开口 ； 在第一开口内填充满第一互连层，所述第一互连层与导电结构电连接； 在所述刻蚀阻挡层和第一互连层上形成第二介质层； 刻蚀所述第二介质层至露出刻蚀阻挡层，形成第二开口 ； 在所述第二开口内填充满互连结构，所述互连结构与第一互连层电连接。
11.根据权利要求10所述的形成方法，其特征在于，所述刻蚀阻挡层为氮化硅或氮氧化硅。
12.根据权利要求11所述的形成方法，其特征在于，所述刻蚀阻挡层的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。
13.根据权利要求12所述的形成方法，其特征在于，所述刻蚀阻挡层的厚度范围为IOOA 1000A。
14.根据权利要求10所述的形成方法，其特征在于，在所述第一介质层形成第一互连层，及在所述第二介质层内形成互连结构为等离子体刻蚀，刻蚀气体为C5F8或C4F8、02和Ar， 其中，所述C5F8或C4F8的流量为5SCCM至40SCCM, O2流量为5SCCM至40SCCM, Ar流量为 100SCCM 至 500SCCM。
15.根据权利要求14所述的形成方法，其特征在于，所述刻蚀的腔体压力为30毫托至 100毫托，功率为200瓦至2000瓦，所述刻蚀时间为30秒至120秒。
16.根据权利要求10所述的形成方法，其特征在于，所述刻蚀阻挡层的刻蚀为等离子体刻蚀，刻蚀气体为CF4或CHF3、O2和Ar，其中，所述CF4或CHF3流量为10SCCM至50SCCM， O2 流量为 10SCCM 至 50SCCM，Ar 流量为 50SCCM 至 500SCCM。
17.根据权利要求16所述的形成方法，其特征在于，所述刻蚀的腔体压力为30毫托至 100毫托，功率为100瓦至2000瓦，刻蚀时间为10秒至120秒。
18.一种半导体结构，包括形成有导电结构的基底；位于基底及导电结构上的第一介质层，及贯穿所述第一介质层的厚度，与导电结构电连接的第一互连层；位于第一互连层上的第二介质层，及贯穿所述第二介质层厚度且与第一互连层电连接的互连结构；其特征在于，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层，且第一互连层贯穿所述刻蚀阻挡层厚度。
全文摘要
本发明提供一种半导体结构的形成方法，包括提供形成有导电结构的基底，所述基底上形成有覆盖导电结构的第一介质层，所述第一介质层内具有贯穿其厚度的第一互连层，所述第一互连层与导电结构电连接；在所述第一介质层和第一互连层上形成刻蚀阻挡层；在所述刻蚀阻挡层上形成第二介质层；刻蚀所述第二介质层和刻蚀阻挡层至露出第一互连层及部分第一介质层层，形成开口；在所述开口内填充满互连结构，所述互连结构与第一互连层电连接。本发明还提供一种半导体结构。本发明通过在第一介质层和第二介质层间形成刻蚀阻挡层，作为第一介质层和第二介质层的分界面，在刻蚀互连结构时，及时判断出所述分界面，防止发生对第一介质层过刻蚀的情况。
文档编号H01L21/768GK102299099SQ20101021797
公开日2011年12月28日 申请日期2010年6月25日 优先权日2010年6月25日
发明者肖海波 申请人:上海宏力半导体制造有限公司