专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种具有自对准接触的半导体结构及其制造方法。
背景技术：
制造半导体器件时，在形成栅极后，通常形成绝缘层，然后通过刻蚀工艺形成露出源漏区的金属接触窗口。然后，用导电材料填充接触窗口以形成接触栓塞结构。随着半导体制造工序和/工艺的飞速发展，器件特征尺寸不断减小，接触尺寸(即接触直径)被按比例缩小，以确保接触不使源极/漏极扩散区域与栅极短路。然而，按比例缩小接触尺寸显著增大了接触电阻，难以形成接触。此外，接触窗口刻蚀工艺期间可能会露出栅极，特别是如果存在未对准，由此可能会造成栅极和接触栓塞之间短路。有鉴于此，需要提供一种新颖的半导体结构及其制作方法，以降低接触电阻并抑制或防止短路，同时简化生产工艺，降低成本。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以克服上述现有技术中的问题。根据本发明的一方面，提供了一种半导体结构，包括，半导体衬底；至少一个栅极，位于半导体衬底上；与所述栅极邻接的侧墙；源漏区，位于所述栅极的两侧；形成于所述源漏区上的接触；第一浅沟槽隔离，嵌于所述半导体衬底内，且长度方向与所述栅极长度方向平行；第二浅沟槽隔离，位于最外侧的源漏区两侧，与所述第一浅沟槽隔离相接，形成隔离区；其特征在于所述第二浅沟槽隔离的上表面与所述栅极上表面相持平。优选地，所述接触与栅极自对准。优选地，还包括第二浅沟槽隔离侧墙，邻接于第二浅沟槽隔离靠近源漏区的一侧。优选地，所述源漏区与栅极自对准。可选地，所述侧墙材料是Si3N4。优选地，所述源漏区包含应力材料。可选地，对于pMOSFET，所述应力材料为Si1Jex，其中0 < χ < 1 ；对于nMOSFET， 所述应力材料为Si:C。可选地，所述SihGexM料中，Ge的原子百分比的取值范围为15% -70% ；所述Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。可选地，所述第二浅沟槽隔离的填充介质是Si3N4。根据本发明的另一方面，提供了一种半导体结构的制造方法，其特征在于，包括提供半导体 衬底；形成第一浅沟槽隔离，第二浅沟槽隔离，两者相接，形成隔离区；形成栅极，包括介质层和导电层，且栅极长度方向与第一浅沟槽隔离长度方向平行；形成栅极侧墙；在所述栅极两侧形成源漏区；在所述源漏区上形成接触；所述第二浅沟槽隔离相对分布于最外侧的所述源漏区两侧，其中，所述第二浅沟槽隔离的上表面与所述栅极的上表面相持平。优选地，所述接触与栅极自对准。优选地，在第二浅沟槽隔离靠近源漏区的一侧形成第二浅沟槽隔离侧墙。优选地，形成接触的步骤包括由栅极侧墙和与之相邻的第二浅沟槽隔离侧壁，以及源漏区上表面形成的区域作为接触窗口，或者，由栅极侧墙和与之相邻的栅极侧墙，以及源漏区上表面形成的区域作为接触窗口，经填充导电材料后形成接触。优选地，所述源漏区自对准形成于所述栅极两侧。优选地，形成源漏区的步骤包括以所述栅极侧墙和相邻第二浅沟槽隔离侧墙为界，或者以所述栅极侧墙和相邻栅极侧墙为界，向下刻蚀所述栅介质层和半导体衬底，以形成源漏区凹槽；以所述源漏区凹槽与栅极邻接的部分或所述源漏区凹槽与第二浅沟槽隔离邻接的部分为第一种晶层，以所述源漏区凹槽的底部为第二种晶层，以所述源漏区凹槽与相邻栅极邻接的部分为第三种晶层，外延应力材料。可选地，在形成源漏区凹槽之前形成栅极之后还包括形成源漏延伸区和晕环。可选地，对于pMOSFET，注入B、BF2, In中一种或其组合形成源漏延伸区；对于 nMOSraT，注入As、P中的一种或其组合形成源漏延伸区。可选地，对于pMOSFET，注入As、P中一种或其组合形成源漏晕环区；对于nMOSFET， 注入B、BF2、In中的一种或其组合形成源漏晕环区。可选地，对于pMOSFET，所述应力材料为SipxGex以形成压应力；对于nMOSFET，所述应力材料为Si:C以形成拉应力。可选地，所述SihGexM料中，Ge的原子百分比的取值范围为15% -70% ；所述 Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。可选地，在外延应力材料的同时进行源漏区原位掺杂。可选地，对于pMOSFET，外延SipxGex的同时原位掺杂B ；对于nMOSFET，外延Si C 的同时原位掺杂P。可选地，所述第二浅沟槽隔离的填充介质是Si3N4。与现有技术相比，采用本发明提供的技术方案具有如下优点所形成的第二浅沟槽隔离上表面基本持平于栅极上表面，由栅极侧墙和与之相邻的第二浅沟槽隔离侧壁，以及源漏区上表面所形成的区域作为接触窗口，省去了刻蚀接触窗口的工艺步骤，降低了生产成本；通过与栅极自对准的方式形成接触，能够防止对准失误，改善器件性能，同时，能够减少器件所用面积，进而降低制造成本；所形成的浅沟槽隔离表面高于源漏区上表面，能够避免应力由侧向界面释放，起到增强沟道区应力的作用，从而提高载流子迁移率；
进一步，在所述源漏区可以形成应力材料，可采用外延法形成所述应力材料，使沟道区处于应力之下。如，在pMOSFET中，所述源漏区产生压应力；在nMOSFET中，所述源漏区产生拉应力。通过调节器件沟道区中的应力，从而进一步提高沟道区内载流子的迁移率。此外，以所述源漏区凹槽与栅极邻接的部分或所述源漏区凹槽与第二浅沟槽隔离邻接的部分为第一种晶层，以所述源漏区凹槽的底部为第二种晶层，以所述源漏区凹槽与相邻栅极邻接的部分为第三种晶层，外延应力材料，如，SihGex,可以改善晶体质量，在源区形成均勻一致的高质量的单晶，从而降低源漏寄生电阻；浅沟槽隔离介质优选地采用氮化物，可以减少在后续的工艺处理过程中介质的损减；另外，通过形成源漏延伸区和晕环(HALO)区，有利于进一步抑制短沟道效应。
下列图6-21中所述剖视图均指沿对应的俯视图中给出的剖线(11')的剖视图。图1、图2和图3所示为本发明半导体结构的制造方法实施例中在衬底上形成第一浅沟槽隔离后的俯视图、沿剖线(AA')剖视图和沿剖线(11')剖视图；图4和图5所示为本发明半导体结构的制造方法实施例中在衬底上形成为形成半导体器件所需的各材料层后的沿剖线(AA')剖视图和沿剖线(11')剖视图；图6和图7所示为本发明半导体结构的制造方法实施例中图形化栅极的俯视图和剖视图；图8所示为本发明半导体结构的制造方法实施例中刻蚀氧化物层和多晶硅层后的剖视图；图9所示为本发明半导体结构的制造方法实施例中形成氧化物盖帽层和侧墙后的剖视图；图10所示为本发明半导体结构的制造方法实施例中形成第二浅沟槽隔离沟槽后的剖视图；图11和图12所示为本发明半导体结构的制造方法实施例中形成第二浅沟槽隔离后的俯视图和剖视图；图13和图14所示为本发明半导体结构的制造方法实施例中去除氧化物盖帽层和侧墙后的俯视图和剖视图；图15所示为本发明半导体结构的制造方法实施例中形成栅极后的结构剖视图；图16所示为本发明半导体结构的制造方法实施例中形成栅极侧墙和第二浅沟槽隔离 侧墙后的结构剖视图后的结构剖视图；图17所示为本发明半导体结构的制造方法实施例中形成源漏区凹槽后的剖视图；图18所示为本发明半导体结构的制造方法实施例中在源漏区外延应力材料后的剖视图；图19所示为本发明半导体结构的制造方法实施例中去除氮化物隔离介质后的剖视图；图20和图21所示为本发明半导体结构的制造方法实施例中形成金属硅化物后的俯视图和剖视图。
图22所示为本发明半导体结构的制造方法实施例中形成半导体结构后的剖视图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。 需强调的是，本文件内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“持平”意指两平面之间的高度之差在工艺或制程允许的范围内。“平行”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。图1 22详细示出了根据本发明实施例制作半导体结构的各步骤。以下，将参照这些附图对根据本发明实施例的各个步骤以及由此得到的半导体结构予以详细说明。首先，提供半导体衬底1000，并在半导体衬底上以常规的方法形成第一浅沟槽隔离1001，如图1、图2和图3所示。衬底1000可以是体硅(bulk Si)或绝缘体上硅(Silicon On Insulator, SOI)，也可以是恰当的其他半导体材料，例如GaAs等III-V族化合物半导体材料。如图4和图5所示，在半导体衬底1000上，顺次形成栅介质层1002，导电层(如， 金属和/或多晶硅层，本发明实施例中为第一多晶硅层1003)，氮化物层1004，第二多晶硅层1005，氧化物层1006。可以通过传统的淀积工艺制得。所述栅介质层1002 材料可选用 Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、Hf7r0、Al203、 La203、ZrO2, LaAlO中的任一种或其组成。其中，所述栅介质层1002厚度可为1 3nm，如2nm ；所述第一多晶硅层1003厚度可为50 lOOnm，如60nm、70nm、80nm或90nm ；氮化物层1004厚度可为50 70nm，如55nm、 60nm 或 65nm ；第二多晶硅层 1005 厚度可为 100 150nm，如 llOnm、120nm、130nm 或 140nm ； 氧化物层1006厚度可为10 20nm，如15nm。之后，图案化栅极。具体地，在氧化物层1006上旋涂光致抗蚀剂1007，在一定温度下前烘，随后用栅极所需的掩模图形来曝光、显影，再次高温处理后在氧化物层上形成光致抗蚀剂图形，如图6和图7所示。刻蚀氧化物层1006和第二多晶硅层1005，其剩余部分分别为1006'、1006〃及1005'、1005〃，所得结构如图8所示。本实施例中采用反应离子刻蚀法。刻蚀气体的种类和流量可以依据待刻蚀材料种类和器件结构而合理地调节。采用本领域公知的方法去除光致抗蚀剂1007，淀积氧化物层，其厚度可为40 100歷，如50歷、6011111、7011111、8011111或9011111。刻蚀氧化物层形成覆盖第二多晶硅层1005'、 1005〃顶部的氧化物盖帽层1008' ,1008"及侧墙1008，如图9所示。本实施例中采用反应离子刻蚀。
如图10所示，相对于氧化物选择性刻蚀氮化物层1004，刻蚀第一多晶硅层1003， 刻蚀栅介质层1002及部分半导体衬底1000，从而形成第二浅沟槽隔离的沟槽。本实施例中采用反应离子刻蚀。沉积浅沟槽隔离介质材料，例如SiO2或Si3N4。根据本发明实施例，第二浅沟槽隔离介质优选地采用氮化物，例如Si3N4，可以减少在后续的工艺处理过程中介质的损减。之后，回刻(etch back)氮化物，形成第二浅沟槽隔离1009，所得结构如图11和图12所示，相对多晶硅和氮化物选择性去除氧化物隔离介质，即第二多晶硅层1005'和 1005"顶部的氧化物盖帽层1008'和1008"及侧墙1008，如图13和图14所示。之后，反应离子刻蚀氮化物1004。接着，相对于栅介质选择性反应离子刻蚀第一多晶硅层1003和第二多晶硅层1005' ,1005"，其中氮化物层1004的剩余部分为1004'、 1004〃，第一多晶硅层1003的剩余部分为1003' ,1003"，所得结构如图15所示。本文件内所述栅极长度方向是指如图15中“L”所示的长度方向。优选地，可以通过离子注入来形成源漏晕环(HALO)区和延伸(extension)区(未示出)，以抑制短沟道效应。其中，对于nMOSFET进行As或P的离子掺杂，对于pMOSFET进行B、BF2或In的离子掺杂形成源漏延伸区。对于nMOSFET进行B、BF2或In的离子注入， 对于pMOSFET进行As或P的离子注入，之后在900-1100°C下进行尖峰退火激活源漏区的杂质，形成源漏晕环区。形成栅极侧墙。本发明实施例优选地，同时形成栅极侧墙和第二浅沟槽隔离侧墙。具体地，首先，淀积侧墙材料，可选用Si02、Si3N4或SiON中的一种或其组合。本发明实施例优选地采用氮化物，其厚度可为5 150nm，如，10nm、30nm、50nm、70nm、90nm、110nm或 130nm。之后，反应离子刻蚀以形成氮化物隔离介质，即栅极侧墙1010'，1010"及第二浅沟槽隔离侧墙1010，所得结构在图16中示出。形成源漏区。本实施例中优选地，自对准形成源漏区。具体采用以下方法，图17 显示了形成源漏凹槽的步骤以第二浅沟槽隔离侧墙、栅极侧墙为界刻蚀栅介质层1002和半导体衬底1000从而形成源漏区所用的凹槽。本实施例中采用反应离子刻蚀。被刻蚀半导体衬底部分的厚度可为 50-150nm，如 60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm 或140nm。此外，从图17中可见，由于第二浅沟槽隔离侧墙的存在，源漏凹槽与第二浅沟槽隔离之间有一定的间隙，这个间隙构成了后面形成源漏应力材料的第一种晶层。所述第一种晶层的宽度可为5-20nm，如IOnm或15nm。优选地，外延形成具有应力的源漏区1011，如图18所示。在形成的源漏凹槽内选择性外延生长应力层以调节器件沟道区中的应力，进一步提高沟道区内载流子的迁移率， 从而提高器件性能。具体地，以第一种晶层，位于所述凹槽底部的第二种晶层和所述凹槽与栅极邻接的第三种晶层作为晶源外延生长应力层，或者以相邻栅极间的第三晶种层及第二种晶层作为晶源外延生长应力层。根据本发明实施例的上述工艺，可以改善源漏区晶体质量，降低源漏寄生电阻。对于pMOSFET而言，应力材料可以为SihGexW向沟道施加压应力， 其中Ge的原子百分比的取值范围为15%至70%，如30%、40%、50%或60%。对于nMOSFET 而言，应力材料可以为Si:C以向沟道施加拉应力，其中C的原子百分比的取值范围例如为 0. 2%至 2%。根据本发明的实施例，通过上述工艺，源漏区自对准形成于栅极两侧。该方法能够防止对准失误，改善器件性能，同时，提高集成度，降低成本。
此外，所形成的浅沟槽隔离表面高于源漏区上表面，能够避免应力由侧向界面释放，起到增强沟道区应力的作用，从而提高载流子迁移率；通过反应离子刻蚀去除氮化物层1004'和1004〃，暴露出栅极的顶部，也即暴露出第一多晶硅层1004'、1004〃。此外，也可以同时去除氮化物层1004' ,1004"和氮化物隔离介质，即栅极侧墙1010' ,1004"及第二浅沟槽隔离侧墙1010，所得结构如图19所示。优选地，同时形成第二浅沟槽隔离侧墙1012和栅极侧墙1012' ,1012"。具体形成方法参照上文，在此不再赘述。对源漏区进行离子注入。其中，对于nMOSFET进行As 或P的离子掺杂，优选地，如果需要，也可在上述外延SihGex的步骤中原位掺杂硼；对于 pMOSFET进行B、BF2或In的离子掺杂。进一步，退火以激活杂质，优选地，如果需要，也可在上述外延Si:C的步骤中原位掺杂磷或砷。形成金属硅化物1013，如图20、21所示。使用传统方法在源漏区1011以及栅极导电层(例如，第一多晶硅层1003' ,1003")上形成金属硅化物1013，例如NiPtSi，可以采用如下方法先溅射形成薄层NiPt，300-500°C下快速热退火形成硅化物NiPtSi，随后选择性湿法刻蚀去除未反应的金属，再次快速热退火，形成低阻态的硅化物1013。优选地，自对准形成接触。根据本发明实施例，具体地，贴着接触窗口的外表面形成可选的导电接触衬里(例如Ti或TiN)。其中，接触窗口是指第二浅沟槽隔离侧壁和源漏区1011上表面以及栅极的侧墙1012'或1012"所形成的区域，或者是相邻栅极的侧墙 1012' ,1012"与源漏区上表面所形成的区域。根据本发明实施例，优选地，形成栅极侧墙同时形成第二浅沟槽隔离侧墙。因此，相应的接触窗口区域为第二浅沟槽侧墙1012、源漏区1011上表面以及栅极的侧墙1012'或1012"所形成的区域。本发明实施例中，源漏区上表面为金属硅化物1013。然后淀积导电填充材料1014(例如金属，例如W)，直到填满所述接触窗口。由此，在源漏区的硅化物区域上形成自对准接触。之后，平面化接触。例如， 采用化学机械抛光法抛光导电材料1014(例如金属，例如W)表面，停止到氮化物层，回刻导电材料防止短路。该方法既使接触与硅化物区域之间的接触面积最大化从而最小化接触电阻，又消除了由接触刻蚀穿过与栅极邻接的侧壁隔离物而产生的典型接触中发生的结泄露。至此形成了根据本发明实施例的半导体结构，如图22所示。该半导体结构包括 半导体衬底1000;栅极，位于半导体衬底上；与栅极邻接的侧墙1012' ,1012"；源漏区 1011，位于栅极两侧；形成于源漏区1011上的接触1014 ；第一浅沟槽隔离1001，嵌于半导体衬底1000中，且长度方向与栅极长度方向平行；第二浅沟槽隔离1009，位于最外侧的源漏区两侧，与第一浅沟槽隔离1001相接，形成隔离区；其中，第二浅沟槽隔离1009的上表面与栅极上表面相持平。 根据本发明实施例，上述栅极可以为一个或多个。可选地，接触1014与栅极自对准。可选地，还包括第二浅沟槽隔离侧墙1012，邻接于第二浅沟槽隔离1009靠近源漏区的一侧。可选地，源漏区1011与栅极自对准。可选地，侧墙材料是Si3N4。可选地，源漏区1011包含使沟道区处于应力之下的应力材料。可选地，对于 pMOSFET，所述应力材料为SVxGex ；对于nMOSFET所述应力材料为Si:C。可选地，所述SihGexM料中，Ge的原子百分比的取值范围为15% -70% ；所述 Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。可选地，所述第二浅沟槽隔离1009的填充介质是Si3N4。本发明的实施例中，所形成的第二浅沟槽隔离上表面与栅极上表面相持平，由第二浅沟槽隔离侧壁和栅极侧墙以及源漏区上表面形成的区域作为接触窗口，自对准形成接触。与常规方法相比，既增大了接触面积，降低了接触电阻，又省去了刻蚀接触窗口的工艺步骤，避免了栅极和接触栓塞短路等问题的发生，同时能够减少器件所用面积，进而降低制造成本。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种半导体结构，包括， 半导体衬底；至少一个栅极，位于所述半导体衬底上； 与所述栅极邻接的侧墙； 源漏区，位于所述栅极的两侧； 形成于所述源漏区上的接触；第一浅沟槽隔离，嵌于所述半导体衬底中，且长度方向与所述栅极长度方向平行； 第二浅沟槽隔离，位于最外侧源漏区两侧，与所述第一浅沟槽隔离相接，形成隔离区； 其特征在于所述第二浅沟槽隔离的上表面与所述栅极上表面相持平。
2.根据权利要求1所述的半导体结构，其特征在于所述接触与栅极自对准。
3.根据权利要求1所述的半导体结构，其特征在于还包括第二浅沟槽隔离侧墙，位于所述第二浅沟槽隔离靠近源漏区的一侧。
4.根据权利要求1所述的半导体结构，其特征在于所述源漏区与栅极自对准。
5.根据权利要求1所述的半导体结构，其特征在于所述侧墙材料是Si3N4。
6.根据权利要求1所述的半导体结构，其特征在于所述源漏区包含应力材料。
7.根据权利要求6所述的半导体结构，其特征在于对于pMOSFET，所述应力材料为 SihGex,其中O < χ < 1 ；对于nMOSFET，所述应力材料为Si:C。
8.根据权利要求7所述的半导体结构，其特征在于所述SihGexM料中，Ge的原子百分比的取值范围为15% -70% ；所述Si:C材料中，C的原子百分比的取值范围为 0. 2% -2%。
9.根据权利要求1所述的半导体结构，其特征在于所述第二浅沟槽隔离的填充介质是 Si3N4。
10.一种半导体结构的制造方法，其特征在于，包括 提供半导体衬底；形成第一浅沟槽隔离，第二浅沟槽隔离，两者相接，形成隔离区；形成栅极，包括介质层和导电层，且栅极长度方向与第一浅沟槽隔离长度方向平行；形成栅极侧墙；在所述栅极两侧形成源漏区；在所述源漏区上形成接触；所述第二浅沟槽隔离相对分布于最外侧的所述源漏区两侧； 其中，所述第二浅沟槽隔离的上表面与所述栅极的上表面相持平。
11.根据权利要求10所述的方法，其特征在于所述接触与栅极自对准。
12.根据权利要求10所述的方法，其特征在于在所述第二浅沟槽隔离靠近源漏区的一侧形成第二浅沟槽隔离侧墙。
13.根据权利要求10所述的方法，其特征在于，形成接触的步骤包括由栅极侧墙和与之相邻的第二浅沟槽隔离侧壁，以及源漏区上表面所形成的区域作为接触窗口，经填充导电材料后形成接触。
14.根据权利要求10所述的方法，其特征在于，形成接触的步骤包括由栅极侧墙和与之相邻的栅极侧墙，以及源漏区上表面所形成的区域作为接触窗口，经填充导电材料后形成接触。
15.根据权利要求10所述的方法，其特征在于，所述源漏区自对准形成于所述栅极两侧。
16.根据权利要求12所述的方法，其特征在于，形成源漏区的步骤包括以所述栅极的侧墙和与之相邻第二浅沟槽隔离的侧墙为界，或者以所述栅极的侧墙和与之相邻的栅极侧墙为界，向下刻蚀所述栅介质层和半导体衬底，以形成源漏区凹槽；以所述源漏区凹槽与栅极邻接的部分作为第一种晶层，或者以所述源漏区 凹槽与第二浅沟槽隔离邻接的部分作为第一种晶层，以所述源漏区凹槽的底部作为第二种晶层，以所述源漏区凹槽与相邻栅极邻接的部分作为第三种晶层，外延应力材料。
17.根据权利要求16所述的方法，其特征在于，在形成源漏区凹槽之前形成栅极之后还包括形成源漏延伸区和晕环。
18.根据权利要求17所述的方法，其特征在于对于pMOSFET，注入B、BF2、In中一种或其组合形成源漏延伸区；对于nMOSFET，注入As、P中的一种或其组合形成源漏延伸区。
19.根据根据权利要求18所述的方法，其特征在于对于pMOSFET，注入As、P中一种或其组合形成源漏晕环区；对于nMOSFET，注入B、BF2、In中的一种或其组合形成源漏晕环区。
20.根据权利要求16所述的方法，其特征在于对于pMOSFET，所述应力材料为 SihGex,其中0 < χ < 1 ；对于nMOSFET，所述应力材料为Si:C。
21.根据权利要求20所述的方法，其特征在于所述SihGexM料中，Ge的原子百分比的取值范围为15% -70% ；所述Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。
22.根据权利要求16所述的方法，其特征在于在外延应力材料的同时进行源漏区原位掺杂。
23.根据权利要求22所述的方法，其特征在于对于pMOSFET，外延SVxGex的同时原位掺杂B ；对于nMOSFET，外延Si:C的同时原位掺杂P。
24.根据权利要求10所述的方法，其特征在于所述第二浅沟槽隔离的填充介质是Si3N40
全文摘要
本申请公开了一种半导体结构及其制造方法。本发明与常规接触形成方法相比能够降低接触电阻并防止栅极和接触栓塞之间短路，同时简化了生产工艺程序，提高集成度，降低制造成本。根据本发明的制造方法，所形成的第二浅沟槽隔离上表面与栅极上表面基本相持平，其中，由第二浅沟槽隔离的侧壁和栅极侧墙以及源漏区上表面形成的区域作为接触窗口，经填充导电材料后形成接触。该方法省去了刻蚀接触窗口的工艺步骤，降低了生产成本。通过与栅极自对准的方式形成接触，能够防止对准失误，改善器件性能，同时，能够减少器件所用面积，进而降低制造成本。
文档编号H01L21/768GK102446953SQ20101050172
公开日2012年5月9日 申请日期2010年9月30日 优先权日2010年9月30日
发明者尹海洲, 朱慧珑, 钟汇才, 骆志炯 申请人:中国科学院微电子研究所