专利名称：半导体结构的制造方法
技术领域：
本发明一般地涉及一种半导体结构的制造方法，更具体地，涉及一种利用应力记忆技术来制造高性能半导体结构的方法。
背景技术：
已知将应力施加于场效应晶体管(FET :field effect transistor)可以改进它们的性能。当向场效应晶体管施加应力时，拉应力可以提高电子迁移率(或nFET驱动电流)， 而压应力可以提高空穴迁移率(或pFET驱动电流)。一种提供这种应力的方式被称为应力记忆技术(SMT :stressmemorization technique)，其包括在半导体结构的各个部位，例如沟道区上方，形成固有应力材料(例如，氮化硅)并进行退火以使应力被记忆在相应的部位(例如栅极区或延伸区)中，然后去除应力材料。这样，应力得以保留并可以改进空穴的迁移率，从而提高半导体结构的整体性能。SMT存在的一个问题是其只能用于η型场效应晶体管。具体而言，为了将应力记忆在半导体结构中，必须进行退火操作，而退火操作往往需要在高温下进行。但是，常用于向场效应晶体管施加应力的材料，例如氮化物材料，在高温下只能提供拉应力，这就将SMT技术的应用局限于η型场效应晶体管。鉴于上述问题，需要提供一种可以用于pFET的SMT技术。
发明内容
本发明的目的是提供一种可以用于pFET的SMT技术，该方法能够利用常用的应力材料在pFET的沟道中施加压应力，并且在经历高温退火操作之后，能够将来自ρ型晶体管上方的应力层的压应力记忆到沟道中，从而改进空穴的迁移率，提高半导体结构的整体性能。此外，本发明的方法操作简单，工业可应用性强。本发明提供一种半导体结构的制造方法，包括以下步骤a)提供ρ型场效应晶体管，b)在所述ρ型场效应晶体管上形成拉应力层，c)去除一部分拉应力层，使得保留的拉应力层在沟道中产生压应力，以及d)进行退火。优选地，所述拉应力层包括选自Si3N4、SiO2, SiOF, SiCOH、SiCO、SiCON、SiON、PSG 和BPSG中的至少一种材料。优选地，在步骤b)中，通过淀积工艺形成所述拉应力层。优选地，在步骤C)中，通过选择性刻蚀来去除一部分拉应力层。优选地，其中，在步骤a)之后和步骤b)之前，通过淀积工艺形成刻蚀停止层。进一步优选地，所述刻蚀停止层的材料不同于所述拉应力层的材料。更进一步优选地，所述刻蚀停止层包括SiO2。优选地，步骤c)包括光刻，以形成预定图案的光刻胶；以及以图案化的光刻胶为掩膜对所述拉应力层进行刻蚀。进一步优选地，在进行步骤c)之后，在栅极方向上，保留的拉应力层的边缘与栅极外侧之间的距离为0. 02-0. 2 μ m。
优选地，所述ρ型场效应晶体管包括伪栅极，所述伪栅极包括伪栅极导体和栅介质。进一步优选地，在步骤d)之后，还包括步骤e)去除所述伪栅极导体以形成开口，以及在所述开口中形成栅极。更进一步优选地，在步骤e)中，通过刻蚀工艺去除所述伪栅极导体，以暴露所述伪栅极导体下面的栅介质。可选地，在步骤e)中，通过刻蚀工艺去除所述伪栅极导体和栅介质，以暴露所述栅介质下面的衬底。在本发明的半导体结构的制造方法中，通过将光刻刻蚀工艺与应力记忆技术相结合，能够记忆晶体管沟道内的压应力，从而改进空穴的迁移率，提高半导体结构的整体性能；并且，本发明的方法操作简单，工业可应用性强。参照以下的说明书和权利要求书，将更容易理解本发明的这些和其他特征、方面和优点。
图1示出用于本发明方法的一个实施例的初步结构。图2-7示出根据本发明的一个实施例的制作方法流程的中间结构。图8示出根据本发明方法的一个实施例制作的半导体结构。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的半导体结构的各种结构的俯视图、截面图及透视图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。根据本发明的实施例，提供了一种利用应力记忆技术来制造高性能半导体结构的方法，能够记忆晶体管沟道内的压应力，从而改进空穴的迁移率，提高半导体结构的整体性能。图1示出用于本发明方法的一个实施例的初步结构。该初步结构为ρ型场效应应晶体管(pFET) 100。图1所示的pFETlOO已经对衬底 10完成了初始处理，诸如常规浅沟槽隔离(STI) 12的形成、阱注入、栅介质14的形成、栅极导体16的形成、以及第一侧墙18的形成。图2-7示出根据本发明的一个实施例的制作方法流程的中间结构。参考图2，在根据本发明方法的一个实施例中，优选地，对初始结构pFET 100 进行延伸注入(extension implantation)。可选地，还可以进行晕圈注入(haloimplantation) 。采用栅极导体16和第一侧墙18为掩膜，沿着箭头202所示的方向进行延伸注入， 在栅极导体16和第一侧墙18的两侧，于衬底10的暴露部分形成延伸区20。对于根据本发明实施例的PFET，可以采用ρ-型掺杂剂例如硼(B或BF2)、铟(In)或其组合进行延伸注入。延伸区20用于降低电场峰值，控制短沟道效应。可选地，可以再次采用栅极导体16和第一侧墙18为掩膜，沿着箭头204所示的方向以一定的倾角进行晕圈注入，从而在衬底10中栅介质14下方的相应位置形成晕圈区21。 对于根据本发明实施例的PFET，可以采用η-型掺杂剂例如砷(As)、磷(P)或其组合进行晕圈注入。这里，晕圈区21主要用于阻挡后面形成源/漏区24 (如后面图3所示)向沟道区扩散，从而控制短沟道效应。参考图3，在栅极导体16和第一侧墙18的两侧形成第二侧墙22，并且形成源/漏区24。例如，通过常规的淀积工艺，如物理气相淀积(PVD)、化学气相淀积(CVD)、原子层淀积(ALD)或溅射等，在整个半导体结构上形成第二侧墙材料，然后进行各向异性刻蚀，优选反应离子刻蚀(RIE)，来形成如图3所示的第二侧墙22。所述第二侧墙22的材料与第一侧墙18的材料可以相同，也可以不同。优选地，所述第二侧墙22可以包括Si3N4。在后续步骤中，第二侧墙22可以起到掩膜和/或刻蚀保护层的作用。采用栅极导体16和第二侧墙22为掩膜，沿着箭头206所示的方向进行离子注入， 在栅极导体16和第二侧墙22组成的栅极区的两侧，衬底10的暴露部分形成源/漏区24。 对于根据本发明实施例的PFET，可以采用ρ-型掺杂剂例如硼(B或BF2)、铟(In)或其组合进行源/漏区注入。典型地，源/漏区24与延伸区20所用掺杂剂的极性相同，但是所选用的具体掺杂剂的种类以及掺杂浓度可以相同也可以不同。参照图4，在图3所示的半导体结构上依次形成刻蚀停止层26和拉应力层28。这里，例如，可以通过前面所述的淀积工艺形成所述各层。这里，刻蚀停止层26的材料不同于拉应力层28的材料。典型地，刻蚀停止层26可以包括SiO2,所述拉应力层28可以包括选自 Si3N4、Si02、Si0F、SiC0H、SiC0、SiC0N、Si0N、PSG 和 BPSG 中的至少一种材料。可选地，也可以采用热氧化方法形成刻蚀停止层26。参照图5和图6，对拉应力层28进行选择性刻蚀。参照图5，进行光刻，以形成预定图案的光刻胶。例如，在图4所示的半导体结构上涂覆光刻胶30 (例如通过旋转涂胶的方法)，光刻胶30覆盖整个半导体结构的表面。对光刻胶30进行构图(patterning)。典型地，可以通过曝光、显影、坚膜烘焙等一系列步骤来实现对光刻胶30的构图，得到预定图案的光刻胶。参照图6，以图案化的光刻胶为掩膜，去除一部分拉应力层28，使得保留的拉应力层在沟道中产生压应力，例如进行选择性刻蚀(例如RIE)，并停止在刻蚀停止层26上，去除光刻胶。这里，经过刻蚀操作之后，压应力集中在沟道区。具体地说，在图5所示的半导体结构中，拉应力层28对沟道产生沿着箭头方向的拉应力(T)。在图6所示的半导体结构中，经过刻蚀操作之后，拉应力层中又产生了沿着箭头方向的压应力(C)。这样，固有的拉应力(T)与新产生的压应力(C)的合力作用于沟道。本领域技术人员可以理解的是，在新产生的压应力(C)大于固有的压应力(T)的时候，对沟道产生压应力作用。如果刻蚀掉的应力层太少，在沟道位置产生的应力仍然为不希望的拉应力。但是，如果刻蚀掉的应力层太多，保留下来的应力材料难以产生足够大的压应力。为了确保经刻蚀后的拉应力层28对沟道产生的应力效果为压应力作用，优选地， 在栅极方向上，保留的拉应力层的边缘与栅极外侧之间的距离L为0. 02-0. 2 μ m。参照图7，进行退火，使得半导体结构能够记忆来自拉应力层28的应力，并且激活延伸区20和源/漏区24(以及晕圈区21，如果有的话)中的杂质，同时修复半导体材料体内和表面的缺陷。在本发明的一个实施例中，可以在例如约1000°C进行快速热退火(RTA)， 热退火过程持续0-约1秒。根据本发明的制造半导体的方法，通过淀积拉应力层，刻蚀，继而退火，可以记忆沟道中的压应力，实现良好的应力记忆效果。
从图7可以看出，经过退火之后，延伸区20向栅介质14下方的沟道区发生扩散。参考图8，去除拉应力层28和刻蚀停止层26 (例如通过湿法刻蚀或反应离子刻蚀 RIE)；并且对半导体结构进行常规的硅化物形成工艺。可选地，在去除拉应力层28和刻蚀停止层26之后，可以进行替代栅工艺操作。具体地说，在去除拉应力层28和刻蚀停止层26之后，可以进一步刻蚀，从而去除伪栅极导体16，以暴露栅介质14。进而，可以采用替代栅工艺来形成新的栅极导体(图中未示出)。 例如，可以通过沉积工艺在整个半导体结构的表面形成新的栅极导体层，进而刻蚀(例如 RIE)，以去除覆盖在衬底和侧墙表面的新的栅极导体材料。可选地，在去除栅极导体16时，可以进一步刻蚀，去除栅介质14，以暴露栅介质14 下面的衬底。进而，可以采用替代栅工艺来形成新的栅介质和新的栅极导体。例如，通过沉积工艺形成覆盖整个半导体结构表面的新的栅介质和新的栅极导体层，刻蚀(例如RIE)， 以去除覆盖在衬底和侧墙表面的新的栅介质和新的栅极导体层。这里，新的栅介质材料可以包括高K材料。高K材料的非限制性的例子包括铪基材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或Hf7r0)、氧化锆、氧化镧、氧化钛、BST (钛酸钡锶)或PZT (锆钛酸铅)。新的栅极导体材料可以包括但不限于金属、金属合金、金属氮化物和金属硅化物， 以及它们的层叠物和组合物。这里，栅极导体层36优选包括功函数金属层和栅极金属层的层叠物；所述功函数金属层的非限制的例子包括TiN、TiAlN、TaN或TaAlN中的一种或其组
口 O如图8所示，对半导体结构进行常规的硅化物形成工艺。通过淀积工艺在半导体结构上形成金属层(图中未示出)，所述金属层覆盖整个半导体器件，所述金属优选包括 NiPt0进行退火工艺，例如在约250°C -约500°C进行，以使所淀积的金属与其下方的硅反应，形成硅化物层32。这里，硅化物层32优选包括NiPtSi。在本发明的实施例中，在源/漏区24和栅极导体16表面都包括硅(先栅工艺，当然，如果采用替代栅工艺的话，在栅极导体的表面可能包括硅，也可能不包括硅)，在后面形成的互连结构中，硅化物层32可以降低接触孔中的金属插头与源/漏区24和栅极导体16 之间的欧姆接触。然后，例如通过湿法刻蚀(例如采用含有硫酸的溶液)，选择性去除未反应的金属。在本发明的半导体结构的制造方法中，通过将光刻刻蚀工艺与应力记忆技术相结合，能够记忆晶体管沟道内的压应力，从而改进空穴的迁移率，提高半导体结构的整体性能；并且，本发明的方法操作简单，工业可应用性强。尽管以上实施例中以图8所示的半导体结构为例来进行说明，但是本领域技术人员应当认识到，可以根据对本发明的半导体结构进行各种常规的操作，申请人意图包含任何现在已经存在的结构和将来可能开发的实现相同功能的结构。在以上的描述中，对于一些常规操作的技术细节并没有作出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区 域等。 另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。本发明的范围由所附权利要求书及其等价物限定。在不脱离本发明范围的前提下，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围内。
权利要求
1.一种半导体结构的制造方法，包括以下步骤a)提供P型场效应晶体管，b)在所述P型场效应晶体管上形成拉应力层，c)去除一部分拉应力层，使得保留的拉应力层在沟道中产生压应力，以及d)进行退火。
2.如权利要求1所述的方法，其中，所述拉应力层包括选自Si3N4、SiO2,SiOF, SiCOH、 SiCO、SiCON、SiON、PSG 和 BPSG 中的至少一种材料。
3.如权利要求1所述的方法，其中，在步骤b)中，通过淀积工艺形成所述拉应力层。
4.如权利要求1所述的方法，其中，在步骤c)中，通过选择性刻蚀来去除一部分拉应力层。
5.如权利要求1所述的方法，其中，在步骤a)之后和步骤b)之前，通过淀积工艺形成刻蚀停止层。
6.如权利要求5所述的方法，其中，所述刻蚀停止层的材料不同于所述拉应力层的材料。
7.如权利要求6所述的方法，其中，所述刻蚀停止层包括Si02。
8.如权利要求4所述的方法，其中，步骤c)包括 光刻，以形成预定图案的光刻胶；以及以图案化的光刻胶为掩膜对所述拉应力层进行刻蚀。
9.如权利要求8所述的方法，其中，在进行步骤c)之后，在栅极方向上，保留的拉应力层的边缘与栅极外侧之间的距离为0. 02-0. 2 μ m。
10.如权利要求1所述的方法，其中，所述P型场效应晶体管包括伪栅极，所述伪栅极包括伪栅极导体和栅介质。
11.如权利要求10所述的方法，其中，在步骤d)之后，还包括步骤e) 去除所述伪栅极导体以形成开口，以及在所述开口中形成栅极。
12.如权利要求11所述的方法，其中，在步骤e)中，通过刻蚀工艺去除所述伪栅极导体，以暴露所述伪栅极导体下面的栅介质。
13.如权利要求11所述的方法，其中，在步骤e)中，通过刻蚀工艺去除所述伪栅极导体和栅介质，以暴露所述栅介质下面的衬底。
全文摘要
本发明公开了一种半导体结构的制造方法，包括提供p型场效应晶体管，所述晶体管在衬底上包括栅极；在所述晶体管上形成拉应力层；对所述拉应力层进行图案化，从而在晶体管沟道内产生压应力；以及进行退火，以记忆晶体管沟道内的压应力和达到增强晶体管性能的目的。本发明的方法利用应力记忆技术来记忆晶体管沟道内的压应力，从而改进空穴的迁移率，提高半导体结构的整体性能。
文档编号H01L21/311GK102446761SQ20101050171
公开日2012年5月9日 申请日期2010年9月30日 优先权日2010年9月30日
发明者朱慧珑 申请人:中国科学院微电子研究所