晶片及其处理方法和制造半导体装置的方法

专利名称：晶片及其处理方法和制造半导体装置的方法
技术领域：
本公开的技术领域总体涉及半导体装置领域；更具体地讲，本公开的技术领域涉 及具有多个半导体芯片的模块中的电连接领域。
背景技术：
随着电子产品变得尺寸更小、密度更高且性能更好，半导体随着其组件和连接关 系变得更加致密而相应地变得更小。这又引起在诸如印刷电路板的基底上堆叠有多个半导 体芯片的多芯片封装件(MCP)的发展。这样产生了虽然尺寸小但是密度高、性能高的封装 件。然而，由于密度增加且尺寸减小，所以伴随着多芯片模块会带来问题。例如，在图 1中，MCP包括安装在基底12上的第一半导体芯片10。第二半导体芯片14安装在第一半 导体芯片10上，从而形成包括半导体芯片10、14的MCP。比芯片14大的芯片10包括诸如 端子16、18的端子。芯片14也包括诸如端子20、22的端子。如所见到的，芯片14上的端 子比芯片10上的端子更为紧密地隔开。两个芯片上的端子通过诸如键合引线观、30的键 合引线电连接到形成在基底12上的诸如焊盘M、26的导电焊盘。当将上面的芯片和下面 的芯片的端子电连接到MCP的基底上的焊盘时，上面的芯片的端子经常比下面的芯片的端 子离基底更远且比下面的芯片的端子离基底高。结果，将上面的芯片的端子连接到MCP的 基底焊盘的电连接件(例如，键合引线)经常较长，并且所述电连接件相对于基底形成的角 度比将下面的芯片的端子连接到基底焊盘的电连接件相对于基底形成的角度大。而且，上 面的芯片上的端子经常被更紧密地配置(cbploy)在一起。所有上面的因素会组合产生连 接上面的芯片的端子的键合引线可以彼此电短路的引线弯曲(wire swe印ing)。此外，每条 键合引线越长，引线将在制造过程中(例如，在包封引线时)折断的可能性越大。除了这些问题之外，当端子如像在芯片14上一样紧密地在一起时，可以引线键合 到基底的相邻的端子的数量也受到限制。如在图1中所见，因为键合引线的密度和长度限 制了相邻引线键合连接件的个数，所以必须通常包括标号31表示的间隙。因此，期望提供在MCP中的电连接件。

发明内容
在一个示例中，公开了一种处理晶片的方法，该方法包括以下步骤提供半导体基 底；在半导体基底的第一裸片区中形成包括第一电路的电路部并在半导体基底的第二裸片 区中形成包括第二电路的电路部；形成与第一电路电通信的第一焊盘和与第二电路电通信 的第二焊盘；在第一裸片区和第二裸片区的边界内形成导线，导线与第一电路和第二电路 完全电隔离；在形成导线后，使第一裸片区与第二裸片区分离，以形成对应于第一裸片区的第一半导体芯片和对应于第二裸片区的第二半导体芯片。在另一示例中，公开了一种晶片，所述晶片包括在第一裸片区中设置的包括第一 电路的电路部；在第二裸片区中设置的包括第二电路的电路部；跨过第一裸片区和第二裸 片区延伸的导体，导体不与第一电路和第二电路电连接。在又一示例中，公开了一种制造半导体装置的方法，该方法包括以下步骤提供包 括基底、第一电路和第一导体的晶片，其中，第一电路形成在基底上和/或形成在基底内， 第一导体与第一电路完全电隔离；从晶片将至少第一芯片单片化，第一芯片包括第一导体 的至少一部分和电路部，第一芯片的电路部基本上包括第一电路。在又一示例中，公开了一种制造半导体装置的方法，该方法包括以下步骤将第一 芯片与第二芯片组合在多芯片封装件中；将第二芯片的焊盘电连接到第一芯片的第一导 体，并将第一导体电连接到多芯片封装件的端子，其中，在第一芯片内，在第一导体与第一 芯片的所有内部电路部之间没有电源、接地或信号连接。在又一示例中，公开了一种制造半导体装置的方法，该方法包括以下步骤提供具 有多个裸片区的半导体器件晶片；在半导体器件晶片的裸片区中形成多个电路；在电路和 半导体器件晶片上形成介电层；在介电层上并在裸片区中形成多个芯片焊盘，其中，裸片区 中的芯片焊盘连接到位于所述裸片区中的电路；形成钝化层，形成钝化层的步骤包括在介 电层和芯片焊盘上沉积钝化层，并将钝化层图案化，从而使裸片区的芯片焊盘的至少一部 分暴露在所述裸片区中；在钝化层上形成多条导线，使得每个裸片区中的导线与位于所述 每个裸片区中的电路隔离；在形成导线后将裸片区从半导体器件晶片分离，从而获得独立 的半导体器件。在又一示例中，公开了一种制造半导体装置的方法，该方法包括以下步骤在半导 体晶片上沉积金属层，半导体晶片具有完成的内部电路；将金属层图案化，以设置与内部电 路电隔离的导电图案；然后，将具有与内部电路电隔离的导电图案的半导体晶片单片化。在又一示例中，公开了由上面的方法中的一种或多种方法形成的装置。


图1是现有技术的MCP的放大的局部视图。 图2是根据示例构造的半导体芯片的俯视图。 图3是沿图2中的3-3线截取的放大的剖视图。 图4是以与图3相似的视图描述的第二示例。 图5是第三示例的俯视图。 图6是第四示例的俯视图。
图7是以与图3和图4相似的视图描述的第五示例。 图8是第六示例的俯视图。
图9是根据示例构造的第一 MCP的示意性的透视图。 图10是根据示例构造的第二 MCP的示意性的透视图。 图11是根据示例构造的第三MCP的示意性的透视图。 图12是根据示例构造的第四MCP的示意性的透视图。 图13是根据示例构造的第五MCP的示意性的透视图。
图14是第五示例的剖视图。图15是根据示例构造的第六MCP的示意性的透视图。图16是第六示例的剖视图。图17是根据示例构造的第七MCP的示意性的透视图。图18是根据示例构造的第八MCP的示意性的俯视图。图19是根据示例构造的卡的示意图。图20是根据示例构造的系统的示意图。图21示意性地示出了在单片化(singulation)之前在晶片上的MCP中的示例性 电连接方案的透视图。图22a、图22b、图22c、图22d和图2 是图21中的MCP部分的剖视图，其中图 2 是沿着图21中的AA’线截取的MCP部分的剖视图；图22b是沿着图21中的BB’线截 取的MCP部分的剖视图；图22c示出了半导体基底背面上的另一示例性绝缘层；图22d和图 22e示出了图22b和图22c的示例性另外的修改。图23a和图2 示出了在单片化之前在晶片上的MCP中的另一示例性电连接方 案，其中图23a是沿着图21中的AA’线截取的MCP部分的剖视图；图2 是沿着图21中 的BB’线截取的MCP部分的剖视图。图M是在单片化之前在晶片上的MCP中的另一示例性电连接方案的剖视图。图25是在单片化之前在晶片上的MCP中的又一示例性电连接方案的剖视图。图沈是示出了在制造图2 和图22b中所示出的电连接的示例性方法中执行的 步骤的流程图。图27a、图27b、图28、图^a、图29b和图30是示例性实施例的剖视图。图31a和图31b是在另一示例性制造工艺过程期间在单片化之前在晶片上的MCP 部分的视图。图32是在单片化之前在其上形成有另一示例性MCP部分的半导体晶片的透视图。图33是沿图32中的CC’线截取的剖视图。图34是另一示例性MCP部分的一部分的剖视图。图35是在单片化之前在其上形成有又一示例性MCP部分的半导体晶片的透视图。图36和图37是图35中的MCP部分的透视图。图38是在单片化之前在其上形成有再一示例性MCP部分的半导体晶片的透视图。图39是在单片化之前在其上形成有又一示例性MCP部分的半导体晶片的透视图。图40是其中实施了另一示例性电连接方案的MCP部分的剖视图。图41是其中实施了另一示例性电连接方案的MCP部分的剖视图。
具体实施例方式在下面公开了一种半导体封装件，该半导体封装件包括安装在基底上的第一半导 体芯片和安装在第一半导体芯片的顶部上的第二半导体芯片。多条金属线沉积在第一芯片 的顶部上，这些金属线与第一芯片中的电隔离。键合引线将第二芯片上的焊盘连接到第一 芯片上的金属线。另外的键合引线将第一芯片上的金属线连接到基底上的端子。导电的硅 通孔或焊料凸起可以代替引线键合，并且可以在封装件中包括另外的芯片。
在下面还公开了一种用于将MCP中的半导体芯片电连接的连接方案；具体地讲， 公开的是一种将晶片上的MCP的半导体芯片在单片化之前电连接的连接方案。半导体芯片 的电连接可以在制造半导体芯片的芯片制造级(chip making level)的过程中在晶片上进 行，或者可以在封装制造好的半导体芯片的封装级(packing level)上进行。将利用选择的示例在下文讨论电连接方案和制造电连接件的方法。然而，本领域 技术人员应该理解，下面的讨论是出于例证的目的，而不应被解释为限制性的。在该公开的 范围内的其他变型也是可应用的。例如，该公开的示例也可应用于其他装置或结构，尤其是 通过标准的或当前的半导体制造工艺制造的电子装置和结构，例如微结构(如微机电装置 和互连结构)。转看附图，图2至图8示出了在MCP中可以放置在另一芯片的顶部上的多种半导 体芯片。图9至图18示出了在MCP中包括诸如在图2至图8中描述的芯片的半导体芯片。首先参照图2和图3，标号32总体表示半导体装置。装置32包括多条导线，如导 线34、36。导线形成在介电层40的表面38上，介电层40又形成在半导体基底42上。导线 可以形成线和空间交替的图案，如所示出的。内部电路区域44形成在介电层40中。诸如 焊盘46、48的导电芯片焊盘形成在介电层40上，并连接到半导体装置32的内部电路部分 (未示出)。钝化层50形成在介电层40上。诸如开口 5254的开口形成在钝化层50中，其中，开口 52暴露芯片焊盘46的一 部分，开口 M暴露导线34的一部分。每个芯片焊盘(如芯片焊盘46、48)包括用来暴露用 于连接到外部电路的芯片焊盘的对应的开口。另外的开口(如开口 54)以将在此更充分描 述的方式形成在金属线中的至少一些金属线上方。诸如芯片焊盘46、48的芯片焊盘可以在与形成导线(如，线34、36)的工艺步骤相 同的工艺步骤或不同的工艺步骤中形成。导线与芯片焊盘电隔离。在MCP中提供电源连接 或接地连接的导线可以比其他导线宽。在图4中，标号56总体表示另一示例性半导体芯片。与前面描述的结构对应的结 构没有用标号标出或者使用了相同的标号。在芯片56中，诸如导线34、36的导线形成在钝 化层50的顶部上，而不是像图3 —样形成在介电层40的顶部上。树脂层58形成在钝化层 50的顶部上，并且包括开口(如开口 60、62)，以按与图3中的开口 52、54的方式相同的方 式暴露芯片焊盘及导线的部分。树脂层58包括含有聚酰亚胺的聚合物层。在芯片56中，芯片焊盘和导线可以形成在不同的平面中并且可以在不同的工艺 步骤中形成。为了提高引线键合效率并且为了防止在引线键合过程中因芯片焊盘和导线之 间的高度差带来的困难，芯片焊盘(如芯片焊盘46)的高度可以在另一工艺步骤中延伸到 虚线64的水平面，从而使导线和芯片焊盘的上表面基本处于同一平面。可以在与形成导线的工艺步骤相同的工艺步骤中实现芯片焊盘(如芯片焊盘 46)到虚线64的水平面的延伸，从而使导线和芯片焊盘的上表面基本处于同一平面。例 如，在形成如图3所示的开口 52之后，可以在钝化层50和芯片焊盘46上形成覆盖导电层 (blanket conductive layer，未示出)。导线及芯片焊盘46的延伸部分可以通过对覆盖导 电层进行传统的图案化工艺来形成。树脂层58形成在钝化层50的顶部上，并且包括开口 (如开口 62和开口 60的上部)，以按与图3中的开口 5254的方式相同的方式暴露芯片焊 盘的延伸部分和导线的部分。
在图5中，标号66总体表示另一示例性半导体芯片。与前面描述的结构对应的结 构没有用标号标出或者使用了相同的标号。在芯片66中，诸如导线34、36的导线相对于通 常为矩形形状的芯片66成一角度。线34、36可以以任何角度放置，甚至可以不必是直线 的，例如，一条或多条线可以是弯曲的，只要这些线与诸如芯片焊盘46、48的芯片焊盘电隔 离即可。在图6中，标号68总体表示另一示例性半导体芯片。与前面描述的结构对应的结 构没有标号标出或者使用了相同的标号。在芯片68中，导线(如导线34、36)分成两组70、 72，其中，由标号74总体表示的空间将这两组分离。结果，线34与共线的线76电隔离，线 36与共线的线78电隔离。如将看到的，这使得每组中的线(如线34、36)传输不同的信号， 因为这些线彼此电隔离。在图7中，标号80总体表示另一示例性半导体芯片。与前面描述的结构对应的 结构没有用标号标出或者使用了相同的标号。在芯片80中，虽然芯片焊盘连接关系在图 7中不可见，但是至少一条导线(如导线82)和芯片焊盘46各自分别连接到导电的硅通孔 (TSV) 83、84，若干其他的导线和芯片焊盘亦是如此。每个导电的TSV连接到诸如焊盘86、88 的导电焊盘。TSV均穿过介电层40和半导体基底42形成，从而将来自金属线和芯片焊盘的信号 传送到半导体芯片80的下侧上的导电焊盘(如焊盘86、88)。如将看到的，这种布置有利于 MCP中的连接。这种方法也能够用在图4的实施例中。在图8中，标号90总体表示另一示例性半导体芯片。与前面描述的结构对应的结 构没有用标号标出或者使用了相同的标号。半导体芯片90具有以与图6中的半导体芯片 68的方式相似的方式布置的导线。然而，芯片90包括中心芯片焊盘，如芯片焊盘92、94。 如其他实施例中的芯片焊盘一样，芯片90中的芯片焊盘与芯片90内部的电路电连接。然 而，与其他实施例不同，芯片90上的每个芯片焊盘电连接到单条对应的导线，例如，芯片焊 盘92、94分别连接到线76、34。如可看到的，有另外的导线没有连接到芯片焊盘。这些另外 的未连接的线与内部芯片电路电隔离且与芯片焊盘电隔离。这种布置通过连接到每个焊盘 的导线提供对芯片焊盘上的信号的重分布，如将参照图18进一步所描述的。在图9中标号96总体表示MCP。MCP包括第一半导体芯片98和第二半导体芯片 100。与前面描述的结构对应的结构没有标号标出或者使用了相同的标号。芯片98被构造 成与图2和图3中的芯片32相似。芯片100通过粘结剂安装在芯片98上，芯片98也利用 粘结剂安装在基底102上。芯片98的第一面(不可见)安装在基底102上。芯片100安 装在芯片98的第二面99上。芯片100包括如所示出的导电焊盘，所述导电焊盘通过键合引线(例如键合引线 104)连接到导线34。导线34的一部分以图3中示出的方式通过被蚀刻到钝化层50中的 开口 106暴露。这样使得键合引线104能够通过键合工艺电连接到导线。结果，芯片100 的内部电路通过芯片100上的芯片焊盘与键合引线104电连接到导线34。这样使用于芯片 100的内部电路的连接点重分布。导线34上方的另一开口 108对用于将另一布线110的一端键合到导线34的导线 提供了途径。布线Iio的另一端键合到基底102上的端子112。芯片100上的其他端子通 过键合引线(如键合引线104)键合到其他导线，如所示出的；这些其他导线又通过键合引线(如键合引线110)键合到端子(如基底102上的端子112)。以这种方式，对芯片100中 的电路的连接被重分布，从而有利于以避免与传统方法的长度、高度和键合角度相关的问 题的方式进行引线键合。第一半导体芯片98上的芯片焊盘或端子通过键合引线(如键合 引线225)连接到端子(如基底102上的端子114)。诸如端子114的端子在此也称作电接 触件。这种方法提供了利用键合引线将芯片100和基底102电连接，所述键合引线具有 与将芯片98上的焊盘连接到基底的键合引线相似的长度、高度和键合角度。在图10中标号118总体表示MCP。MCP包括第一半导体芯片120、第二半导体芯片 122和第三半导体芯片124。与前面描述的结构对应的结构没有用标号标出或者使用了相 同的标号。芯片120被构造成与图9中的芯片98相似。与图9中的将芯片100安装在芯 片98上的方式相似，将芯片122、124安装在芯片120上。芯片IM包括以与将芯片122上的焊盘连接到金属线的方式相似的方式连接到金 属线的焊盘。例如，在芯片1 上，键合引线1 将芯片IM上的焊盘之一连接到导线128。 另一键合引线130通过被蚀刻的开口 132连接到导线128。键合引线130的另一端连接到 基底102上的端子之一。因为每条导线与其他每条导线隔离，并且与内部半导体电路隔离，所以相邻的导 线如线34、1观可以分别用来确定与芯片122、1M上的焊盘的连接通路。在MCP 118中，其 他每条导线与来自芯片122、IM之一的连接有关。换言之，如果导线被连续编号，则奇数导 线连接到这些芯片中的一个芯片上的焊盘，偶数导线连接到另一芯片上的焊盘。在图11中标号134总体表示MCP。MCP包括第一半导体芯片136和第二半导体芯 片138。与前面描述的结构对应的结构没有用标号标出或者使用了相同的标号。以与图6 中的芯片68的方式相似的方式构造芯片136。与图9中的将芯片100安装在芯片98上的 方式相似，将芯片138安装在芯片136如所见到的，芯片138 —侧上的焊盘通过如前所述的键合引线连接到线组70中的 相邻的线，另一侧上的焊盘通过键合引线连接到线组72中的相邻的线。每条连接到芯片 138上的焊盘的线又通过另一键合引线连接到基底102上的端子。结果，因为芯片136的至 少两侧可以借助金属线组70、72用作信号通路，所以可以增大焊盘的节距，S卩，可以增加沿 着第二芯片的边缘的焊盘的个数。在图12中标号140总体表示MCP。MCP包括第一半导体芯片142、第二半导体芯片 144和第三半导体芯片146。与前面描述的结构对应的结构没有用标号标出或者使用了相 同的标号。以与图11中的芯片136的方式相似的方式构造芯片142。与前面描述的芯片安 装在第一半导体芯片上的方式相似，将芯片144、146安装在芯片142上。在MCP 140中，芯片144上的焊盘按照前面描述的方式通过键合引线连接到组70 中的导线，芯片146上的焊盘连接到组72中的导线。这两组导线同样按照前面描述的方式 又通过键合引线连接到基底102上的端子。这种方法提供了高密度的MCP。在图13中标号148总体表示MCP。MCP包括第一半导体芯片150和第二半导体芯 片152。与前面描述的结构对应的结构没有用标号标出或者使用了相同的标号。以与图9 中的芯片98的方式相似的方式构造芯片150。利用焊料凸起154、156(最好在图14中所 见)将芯片152安装在芯片150上。焊料凸起巧4安装在连接到芯片152的内部电路的芯
10片焊盘158上。但是，凸起156仅仅对芯片152提供结构支撑，而不是连接到任何内部芯片 电路。两个凸起154、156都支撑在金属线34上，其中，金属线34传送出现在焊盘158上的 任何电压。凸起在芯片152上的节距与芯片150上的导线(如导线34)的节距基本相同。 这种方法有助于利用形成在芯片152上的凸起进行倒装芯片键合的使用。结果，无需连接 到第二芯片的键合引线，从而消除了与使用键合引线相关的缺点。在可选择的方法(未示出)中，在使芯片152的下侧支撑在钝化层50上的情况下， 可以将导电凸起巧4完全容纳在导线34上方的钝化层中的开口内。这样可能要求钝化层 比图14中描述的钝化层厚，但是消除了对支撑凸起(如凸起156)的需求，这是因为芯片安 置在钝化层50上并被钝化层50支撑。在另一可选的方法中，可以通过将第一半导体芯片150的包括芯片焊盘的有源表 面面向基底102而将第一半导体芯片150安装在基底102上。在这种结构中，绝缘层(未 示出)可以形成在与第一半导体芯片150的有源表面相对的表面上，即，半导体基底102的 被暴露的表面上。导线可以形成在绝缘层(未示出)上。第一半导体芯片150可以通过倒 装芯片键合结合到基底102，导线可以用来形成第二半导体芯片152和基底102之间的电连 接。第二半导体芯片可以以在此描述的任何方式连接到导线。在图15和16中标号159总体表示MCP。MCP包括第一半导体芯片160和第二半 导体芯片162，其中，第一半导体芯片160利用粘结剂层207安装在基底102上。与前面描 述的结构对应的结构没有用标号标出或者使用了相同的标号。与图7中的芯片80相似，构 造这两个芯片，其中，每个芯片具有导电的TSV，如芯片160中的TSV 166和芯片162中的 TSV 164。TSV 164的一端连接到形成在芯片162上的导电焊盘168。焊盘168连接到芯片 162的内部电路。TSV 164的另一端连接到重分布的焊盘170，焊盘170又安装在导线34 上。可选择地，TSV 164可以直接连接到导线34，而无需重分布的焊盘170。(在芯片160中的)TSV166的上端连接到导线34的下侧，其下端连接到形成在 基底102上的端子172。结果，芯片162中的内部电路连接通过焊盘168、TSV 164、导线34 和TSV 166重分布到基底102上的端子172。这种方法排除了对任何键合引线的需要。换 言之，在无需任何引线键合的情况下提供MCP。第一半导体芯片160利用粘结剂层207稳固 到基底102。在图17中标号174总体表示MCP。MCP包括第一半导体芯片176、第二半导体芯 片178和第三半导体芯片180。与前面描述的结构对应的结构没有用标号标出或者使用了 相同的标号。与图9中的芯片98相似地构造芯片176、178。芯片176、178彼此基本相同， 并且可以包括例如存储器芯片。如所见到的，芯片178安装在芯片176上，并且这两个芯片 的中心相互偏离。这样使得芯片178的两个侧部与芯片176的两个边缘叠置，并且芯片176 的其他两个侧部182、184远离芯片176的另外两个边缘。结果，可以在芯片176上的导线 和基底102上的端子(如端子112)之间具有引线键合连接(如，键合引线110)，并且还可 以在芯片178上的导线和芯片176上的导线之间具有另外的引线键合连接(如，键合引线 186)。自然能够堆叠不同尺寸的芯片，且优选地使较大的芯片位于在较小的芯片下方。芯片180(其可以是例如LSI电路，如处理器)利用粘结剂安装在芯片178上。芯 片180上的焊盘利用键合引线(如键合引线188)连接到芯片178上的导线。结果，芯片180内部的电路可以通过键合引线(如键合引线188)连接到芯片178上的导线。这些导线 通过键合引线(如键合引线186)连接到芯片176上的导线，芯片176上的导线又通过键合 引线(如键合引线110)连接到端子(如基底102上的端子112)。芯片176、178上的端子分别通过键合引线(如键合引线190、192)连接到基底102 上的端子。在可选择的实施例(未示出)中，TSV(如在图7、图15和图16中示出的TSV) 可以用来提供如图17中的键合引线所示的一些连接甚至全部连接。在图18中标号194总体表示MCP。MCP包括第一半导体芯片196和第二半导体芯 片198。与前面描述的结构对应的结构没有用标号标出或者使用了相同的标号。与图8中 的芯片90相似地构造芯片194。芯片196包括设置芯片196的在芯片198下方的上表面上 的多个导电芯片焊盘，如焊盘92、94。芯片196上的这些焊盘在芯片198下方设置在两个基 本平行的列(row)中，其中，焊盘92在一列，而焊盘94在另一列。每个组70、72中的一些导线连接到焊盘之一(如焊盘92、94)。每个组70、72中的 其他导线分别通过键合引线(如键合引线230a、230b)连接到芯片198的上表面上的导电 焊盘(如焊盘206、208)。换言之，每条偶数导线连接到芯片196的上表面上的焊盘(如焊 盘92、94)，每条奇数导线连接到芯片198的上表面上的焊盘(如焊盘206、208)，其中，后者 的连接利用引线键合(如键合引线230a、230b)完成。另外的键合引线(如键合引线225、220)分别将导线连接到基底102上的端子(如 端子218、210)。在可选择的实施例(未示出)中，比芯片198小的芯片在芯片196的两列 焊盘之间安装在芯片196上。换言之，第二芯片没有覆盖第一芯片上的焊盘。现在转到图19，标号222总体表示根据另一示例构造的卡的示意图。卡222可以是 例如多媒体卡(MMC)或安全数字卡(SD)。卡222包括控制器2 和存储器226，存储器226 可以是闪存、PRAM或者其他类型的非易失性存储器。用标号2 总体表示的通信信道允许 控制器对存储器提供命令并且将数据传输到存储器2 中和从存储器2 传出数据。控制 器2M和存储器2 可以包括根据前面描述的实施例中的任一实施例的MCP。卡222的密 度可以比传统类型的卡的密度大。在一个示例中，能够去除插入芯片(interposer chip), 从而相对于传统的具有插入芯片的卡相比，可以减小卡厚度。另外，根据各个示例，可以减 少因引线折断造成的卡缺陷，从而可以提高卡的可靠性。现在参照图20，标号230总体表示根据另一示例构造的系统。系统230可以是例 如计算机系统、移动电话、MP3播放器、GPS导航装置、固态盘(SSD)、家用电器等。系统230 包括处理器232、存储器234和输入/输出装置236，其中，存储器234可以是DRAM、闪存、 PRAM或其他类型的存储器。通信信道238允许处理器对存储器提供命令以通过信道238将 数据传输到存储器234中和从存储器234传出数据。可以通过输入/输出装置236将数据 和命令传递到系统230或者传递来自系统230的数据和命令。处理器232和存储器234可 以包括根据前面描述的示例中的任一示例的MCP。至少因为本公开的示例可以减少因引线 折断造成的缺陷，所以本公开的示例可以得到稳定的系统。参照图21，透视图示意性地示出了在单片化之前在半导体晶片上具有半导体芯片 的示例性MCP结构的元件。在本公开中，术语“MCP部分”或“MCP元件”或类似的这种语言 是指MCP的那些元件或部分，且无论那些元件或部分是否最终装配成单个的MCP。半导体晶 片310(如，硅基底或锗基底)包括多个裸片(die)区(如裸片区311)。内部电路(如在图22a中的剖视图中示出的内部电路328)形成在半导体晶片310的裸片区中。第二半导体芯 片(包括它们自己的内部电路)，如第二半导体芯片312，设置在半导体晶片310上。需要 指出的是，第二半导体芯片可以包括封装或者可以不包括封装。例如，第二半导体芯片312 可以是裸芯片，或者可以在将第二半导体芯片312设置在半导体晶片310上之前已经被单 独封装过。在该示 例中，从第二芯片的裸片焊盘(die pad)到半导体晶片310的背面(与晶片 310或基底310的被加工形成电路328的那面相对)设置电连接，以从MCP端子向第二芯片 的电路提供功率和信号通路。在该示例中，利用导线和硅通孔(TSV)来实现电连接。具体 地讲，设置诸如标号为322的导线。该示例中的导线是直线的、平行的、基本隔开恒定的节 距，并且可以跨过整个裸片延伸。导线322可以对应于单片化后的MCP的一个边缘到另一 边缘跨过裸片区311的整个表面延伸，例如，从一条切割线(saw line) 324到相对的切割线 324延伸。然而，导线可以采取其他图案和形式。TSV 318和下芯片裸片焊盘320形成在半 导体晶片310中和/或半导体晶片310上。导线322和下裸片焊盘320连接到TSV 318。在每个裸片区311中，第二芯片312安装在裸片区311上。第二芯片的裸片焊盘 336通过导线322和键合引线316电连接到裸片区的TSV 318。TSV 318将电连接延伸到半 导体晶片310的背面，如图22b所示。图22a是沿着AA’线截取的图21中的沿着包括第二芯片焊盘336的第二芯片延 伸的MCP部分的剖视图。参照图22a，半导体晶片310包括半导体基底326，如单晶硅、锗或 其他半导体基底。半导体基底326典型地为经常被切片为单晶(例如，硅)锭(ingot)的 晶片。内部电路328形成在半导体基底(326)中和/或半导体基底(326)上。具体地讲， 内部电路328形成在半导体基底326的对应的裸片区(图21中的311)中。介电层330形 成在半导体基底326和内部电路328上。介电层330可以是一个或多个层间介电层(称作 ILD)。例如，介电层330可以是在形成电路328过程中使用的最上层的ILD，或者也可以包 括其他用来形成电路328的ILD。导线322形成在介电层330上。导线322可以被绝缘层 332覆盖。在该示例中，绝缘层332是用来使内部电路328钝化和/或通常用来保护晶片的 钝化层。例如，钝化层332使半导体晶片能够暴露于大气(或其他具有化学组分(例如氧 气)的环境，所述化学组分会在没有钝化层保护的情况下自发地或不自发地与晶片元件反 应)下而不损伤晶片。在一个示例中，钝化层可以由诸如聚合物的树脂层形成。其他示例 性钝化层(和不是钝化层的绝缘层332)包含氮化硅、氧化硅、氮氧化硅或它们的组合。虽 然未在图22a中示出，但是芯片制造商经常构建穿过绝缘层332的通孔来暴露下裸片焊盘 320。当绝缘层332形成为钝化层时，用钝化层保护的晶片可以随后从密封环境(例如，提 供密封环境(例如，真空或惰性)的各种半导体芯片制造设备)安全地移除。然后，钝化层 332使裸片区311能够暴露于大气条件(例如，空气)下，并且如果需要的话则能够被装运 到单独的设备(例如，封装设备)用来封装。如上所指的，钝化层的使用是绝缘层332的一 个示例；根据一些制造方法可以完全省去绝缘层332，或者，绝缘层332可以是除钝化层之 外的绝缘层。在下面更详细地讨论这些可选方案中的一些方案。第二芯片(例如，312)设置在晶片310上。具体地讲，第二芯片312设置在绝缘层 332上和对应的由晶片310形成的内部电路328上方。第二芯片312均具有用来向第二芯 片312内部的电路(未示出)提供信号(例如，数据信号、寻址信号和控制信号)、接地电压和其他电压(外部电源，如Vcc)的多个芯片焊盘336。这里可以在绝缘层332上直接设置 粘结剂层334，以使第二芯片312附于晶片310。可以跨过包括第二芯片312的晶片310的 上部沉积包封层(或模制层)338，以包封第二芯片312。第二芯片312的焊盘336通过键合引线316 (见图21)连接到导线322，键合引线 316又连接到对应的TSV 318，TSV 318又连接到凸起340 (见图22b)。 图22b是沿着图21中的BB，线截取的沿着包括晶片310中的通孔TSV 318和下 裸片焊盘320的线的剖视图。当然，TSV和下裸片焊盘320的排列可以不只是图21中示出 的直线排列。参照图22b，下裸片焊盘320(将要由晶片310形成的芯片的裸片焊盘)形成 在介电层330上。绝缘层342形成在晶片310的背面。TSV 318连接到导线322和下裸片 焊盘320。TSV跨过介电层330、半导体基底326和绝缘层342的总厚度，使得在晶片310的 背面暴露TSV。在晶片310的背面暴露的TSV附于诸如凸起(例如，焊球)的端子340，以 连接到诸如位于印刷电路板(未示出)上的系统的系统。如所了解的，硅通孔(TSV)包括在穿过可能包括晶片的包括硅基底的较大部分或 所有部分的硅基底在孔(或通孔)中形成的导体。这种通孔的侧壁可以填充有导电材料， 或者可以在这种通孔的侧壁的侧部上形成有导电材料。例如，可以通过电镀在这种通孔中 形成金属。在晶片基底中和/或在晶片基底上形成电路之前形成的TSV经常被称作“前通 孔(via first) "TSV0在这种情况下，TSV将不延伸穿过随后形成在晶片基底上的层。在 晶片基底中和/或在晶片基底上形成电路之后形成的TSV经常被称作“后通孔” TSV,并且 不只穿过晶片基底存在，而且可能穿过整个晶片或者除了钝化层之外的整个晶片存在。应 该理解的是，在这里为了易于描述而将术语“TSV”用作普通术语，并且术语“TSV”使得通孔 可以在具有由除了硅之外的材料制成的基底的晶片中。形成在半导体基底326背面上的绝缘层342可以是由一种或多种绝缘材料(诸如 介电材料)构成的单层。可选择地，绝缘层342可以是包括多个层的叠层。在一个示例中， 如图22c中所示，绝缘层342可以是包括层叠在封装ILD层341和343之间的金属布线层 345的重分布层。可以设置另外的层作为可选择的特征。例如，可以形成晶种金属层349， 以利于制造金属布线层345。晶种金属层349可以由Ti和Cu构成，或者由其他适合的导 电材料(例如，金属元素、金属合金或其他材料)构成。金属布线层345可以由Cu和Ni构 成，或由其他期望的导电材料(例如，金属元素、金属合金或其他材料)构成。导电球(或 凸起等)351可以位于该结构中，并且可以在ILD层341的开口处电(例如，物理地)连接 到金属布线层345。可以设置TSV，诸如基底326中的TSV 353，并且可以将TSV通过晶种金 属层349电连接到金属布线层341，如在图22c中示意性地示出的。图22d和图22e示出了图22a和图22c中示出的示例的可能的变型。一条或多条 导线(例如，导线319)可以形成在包封第二半导体芯片的包封层338上(例如，在包封层 338的外表面上)。在图22d和图22e中示出的示例中，每个裸片区在包封层338上形成有 四条导线。示出四条导线319是为了易于讨论，且可以在每个裸片区的包封层(如338)上 形成任意期望数量的导线。导线319没有电连接(例如，没有信号连接或电压提供连接)到 晶片310中的内部电路328或与第二半导体芯片相关的电路(例如，集成电路)。导线319 可以被电浮置。根据本发明，可以紧接在形成第一半导体芯片和第二半导体芯片之后，使导 线相对于第一半导体芯片和第二半导体芯片的除了第一电路和第二电路之外的部分电浮置。导线319相对于晶片310和第二芯片312的特征可以与导线322相对于晶片310中的 内部电路328的特征相同。因此，可以以与在本公开中描述的相对于导线332和第二芯片 312内的芯片的方式相似的方式，使用导线319以有助于第三半导体芯片(未示出)的芯 片焊盘的连接，并且不需要再在此重复这样的连接。可利用另外的包封件(未示出)来设 置包括第三芯片的组合，以对第三芯片和/或第三芯片的电连接提供保护。如结合在此公 开的其他示例所讨论的，可以沿着划片线(scribe line) 324将晶片单片化，以提供单独的 MCP (或MCP元件)。可以在安装和/或连接第三芯片之前或之后执行单片化步骤。
当绝缘层332是钝化层时，不是在导线322上形成钝化层332，而是可以在钝化层 332上形成导线，如图23a和图23b所示。图23a和图23b分别是沿着图21中的AA，线和 BB'线截取的剖视图。参照作为沿图21中的AA’线截取的剖视图的图23a，晶片310包括半导体基底 326，其中，半导体基底326包括在其内形成的内部电路328。介电层330形成在内部电路 328和/或内部电路328的一部分上。钝化层332形成在介电层330上。另一绝缘层342 形成在半导体基底326的背面上。介电层330和钝化层332、342可以与上面参照图22a和 图22b所讨论的介电层和钝化层相同，在此将不再进行重复。与图22a和图22b不同的是，如图23a和图23b所示的示例中的导线(例如，导线 322)形成在钝化层332上，而下裸片焊盘(例如，图23b中示出的320)形成在介电层330 上，并且被钝化层332覆盖。导线322和下裸片焊盘320位于不同的层。因此，连接到导线 的TSV 318的长度不同于连接到下裸片焊盘的TSV的长度，如在图23b中示意性地示出的。 图22a和图22b中的导线可以在芯片制造工艺过程中制造，而图23a和图23b中的导线可 以在封装工艺中制造。如在图23a和图23b中所见，树脂层或另一绝缘层333可以设置在导线上。第二 芯片(例如，312)可以安装在树脂层333上；粘结剂层334可选择地用来确保第二芯片的 安装。可以在半导体基底(326)的背面上设置绝缘层342 ；端子(例如，焊球)340附于TSV 的端部，如图23a和图23b中所示的端子一样。作为另一示例，可以通过倒装芯片安装将第二芯片安装到下芯片，如在图24中的 剖视图中示意性地示出的，其中，剖视图是沿图21中的AA’线截取的。参照图24，下晶片 310包括其中和/或其上形成有内部电路328的半导体基底326。介电层330可以与图22a 中的介电层相同，且设置在内部电路328上和/或设置作为内部电路328的一部分。该示 例中的导线(例如，322)设置在介电层(330)上并被绝缘层332覆盖，绝缘层332可以是上 面参照图22a所讨论的钝化层(例如，树脂层)。诸如凸起344的凸起(焊料)设置并附 于导线(例如，322)。凸起(例如，344)电连接到安装在绝缘层332上的第二芯片(例如， 312)。导线(例如，322)和下芯片焊盘(未示出)连接到TSV (未示出)；TSV将导线和 下芯片焊盘的电连接延伸到半导体基底的背面，如在图22b中所示。具有第二芯片的晶片 的上部被包封层338包封。在图24中，介电层330可以包括在形成电路328的部分的各个 金属层之间提供绝缘的ILD(层间介电层)；绝缘层332可以是钝化层。然而，当绝缘层332 是钝化层时，本领域技术人员应该理解的是，导线(例如，322)可以形成在钝化层(例如， 332)上，并且下芯片焊盘(未示出)由不同的下金属层形成在最初至少形成有钝化层(例如，332)的介电层330上，如图23a 和图23b所示。作为又一示例，可以竖直堆叠多个半导体晶片来形成MCP (或在单片化之前在晶 片上的MCP部分)，其示例示意性地示出在图25中。参照图25，在图25中示出了与图21中 的BB’线对应的剖视图。在该特定的示例中，晶片堆叠件包括第一半导体晶片346和第二 半导体晶片348。也可以设置包封层338。至少第一半导体晶片346包括导线，例如上面参 照图22a、图22b、图23a、图23b和图24讨论的导线；而第二半导体晶片348可以设置有导 线或者可以不设置导线。该示例中的第二半导体晶片348包括TSV;第一半导体晶片(346) 可以设置有TSV或者可以不设置TSV。第一半导体晶片和第二半导体晶片可以对应于存储 器芯片，这些存储器芯片可以相同或基本相同，或者具有在相同的相对位置有相同功能的 焊盘。安装在第一半导体晶片上并且被包封层338覆盖的对应于图21中的芯片312的上 芯片(未示出)可以是逻辑芯片。在图25示出的示例中，第一半导体晶片(346)和第二半导体晶片(348)都包括 TSV和导线；每个TSV和导线可以被构造成与上面参照图22a、图22b、图23a、图23b和图24 讨论的TSV和导线相同。第一半导体晶片的导线通过第一半导体晶片的TSV和焊球连接到 第二半导体晶片的导线。第二半导体晶片的导线连接到第二半导体晶片的TSV ；TSV连接到 第二半导体晶片的焊球。结果，第一半导体晶片的导线、TSV和焊球与第二半导体晶片的对 应的导线、TSV和焊球对齐且电连接，从而形成从第一半导体晶片的导线到第二半导体晶片 的焊球的分开且并行的电连接信道。上面参照图24a和图24b讨论的半导体晶片可以以许多可能的方式进行制造。在 一个示例中，晶片上的MCP部分(以及在单片化后的独立的MCP)可以在两个主要工艺中进 行制造，一个是芯片制造工艺，一个是封装工艺。因此，虽然不要求，但是MCP部分(和独立 的MCP)可以在不同的设备中制造，一个是芯片制造设备，一个是封装设备。在芯片制造工 艺中，导线(例如，322)可以与下晶片310(例如，包括半导体基底326、内部电路328、介电 层330、TSV 318、下芯片焊盘320和绝缘层332) —起制造。可以将下晶片10，尤其是具有 由钝化层形成的绝缘层332的下晶片传送到封装工艺(例如，在下晶片可以暴露于大气等 的过程中传送到封装设备)。在封装工艺中，将第二芯片(例如，312)安装到下晶片并引 线键合到对应的焊盘。可以形成半导体基底背面上的绝缘层342;端子(例如，340)附于 TSV(例如，318)的暴露端部。然后，可以由晶片单片化成MCP部分，以获得独立的MCP。在 图26示出的流程图中详述了上述方法。参照图26，在具有TSV和导线的下半导体晶片上形成半导体裸片，其中，TSV电连 接到下半导体晶片上的导线和焊盘(步骤350)。该步骤在芯片制造工艺(例如，在芯片制 造设备中)执行，并清楚地示出在图27a中，其中，在图27a中示出了沿着图21中的AA’线 截取的剖视图。参照图27a，半导体基底326包括多个裸片区，例如裸片区311。内部电路(例如， 328)形成在半导体基底326上的裸片区(例如，311)中。导线(例如，322)形成在沉积在 内部电路(328)和半导体基底(326)上的介电层330上。可以通过例如沉积一种或多种导 电材料(例如，金属材料、导电材料的组合或多个导电层)然后图案化来形成导线(例如， 322)，其中，可以通过溅射、CVD、电镀或许多其他可能的技术来执行沉积。在导线(例如， 322)上沉积作为钝化层的绝缘层332。
图27b是沿 着图21中的BB’线截取的剖视图。形成TSV，例如，TSV 318，其中， TSV横跨介电层(330)的垂直尺度(厚度)并跨到半导体基底(326)中。TSV电连接到导 线(332)和下裸片焊盘(例如，320)。在下晶片的制造过程中，可以执行在芯片(例如，内部电路)内的信号到焊盘的重 分布。一旦形成下芯片焊盘(例如，320)，就可以跨过完成的芯片涂敷钝化层(例如，绝缘 层332)。如果期望的话，则钝化层(例如，332)使下晶片能够从芯片处理设备移除，例如， 被暴露于大气。然后，在封装设备应用进一步的重分布。钝化层(例如，332)向上开口以连 接将焊盘连接到端子(例如，球/凸起)的重分布层。这样允许单独的制造设备(例如，芯 片制造设备)制造包含芯片的晶片并允许单独的制造设备(例如，封装设备)制造芯片，以 及允许相同的芯片设计用在多个不同的封装件中。另外，在芯片制造中，对可以放置芯片焊盘的位置经常有所限制。例如，有时禁止 将芯片焊盘放置在具体的装置形成区域上方(例如，禁止放置在NAND闪速存储器中的存储 器单元上方或者禁止放置在NAND闪速存储器的外围电路区域或其一部分上方)。然而，封 装凸起没有这种限制，因此，封装凸起可以利用额外的区域来提供凸起之间的进一步的空 间。因为存在衬垫层(cushion layer)，所以凸起没有焊盘的这种限制。可以将制造有芯片和导线的完成的下半导体晶片传递到用于封装的封装工艺。返 回参照图26，例如通过打磨(grinding)或其他适合的方法来处理下半导体晶片的背面，以 暴露TSV(步骤352)。在图28的剖视图中示出该工艺步骤。(例如，通过打磨)处理半导 体基底326的背面；由此暴露每个TSV的至少一部分。可以涂敷背面绝缘层342。返回参照图26，在处理下半导体晶片的背面之后，可以在下半导体晶片上安装第 二芯片(步骤354)，该步骤在图29a中清楚地示出。参照图29a，在钝化层(332)上安装具有芯片焊盘(336)的第二芯片(例如，第二 芯片312)。可以使用粘结剂层334来固定第二芯片在绝缘层332上的位置。返回参照图26，可以将第二芯片的芯片焊盘电连接到导线，如在图29b中示意性 地示出的。参照图29b，为了简便，示意性地示出了下半导体晶片的一部分。例如上芯片312 的芯片焊盘电连接到导线322。将导线电连接到下半导体晶片的对应的TSV。返回参照图26，可以包封堆叠件(步骤358)，在图30的剖视图中示意性地示出了 该步骤，其中，在上芯片上沉积包封层338。可以将焊球或其他可能的电连接件附着到在半导体晶片的背面暴露的TSV(步骤 360)。然后可以对半导体晶片单片化(步骤362)，以获得独立的装置。例如，通过例如激 光器或其他类型的技术沿着切割线切割制造好的具有第二芯片和期望的电连接的半导体
曰曰/To除了在上面参照图26所讨论的芯片制造工艺中形成导线之外，可以在封装工艺 制造导线。作为制造如图23a和图23b所示的MCP的示例，可以在芯片制造工艺(例如，在 芯片制造设备)中制造下半导体晶片310。具体地讲，提供半导体基底326，在半导体基底 (326)的裸片区中形成内部电路(例如，328)，并且形成绝缘层332(该绝缘层可以是钝化 层)。形成下芯片焊盘(例如，320)和连接到下芯片焊盘的TSV。在一个示例中，可以在芯 片制造工艺中形成将要连接到(尚未形成的)导线的TSV;在另一示例中，可以在封装工艺中 在形成导线之后形成TSV。可以将制造好的下半导体晶片传送到封装工艺(例如，封装设备)。在封装工艺 中，在(作为钝化层的)绝缘层332上形成导线(例如，322)。然后可以在导线上涂敷树脂 层333。在芯片制造工艺中没有制造将要连接到导线的TSV的例子中，可以形成那些TSV(例 如，318)并将那些TSV电连接到导线。不必按此顺序，可以利用粘结剂层(例如，334)安装 第二芯片(例如，312)或者可以在没有粘结剂层的情况下安装第二芯片(例如，312)。可以 处理(例如，打磨)半导体基底(326)的背面，以打开每个TSV的至少一部分。可以使TSV 的开口端附于端子(例如球/凸起)；可以涂敷背面绝缘层342。然后，可以通过包封层338包封整个晶片；可以从晶片使完成的MCP部分单片化， 以获得独立的MCP。可以通过半切割来选择性地完成包封工艺，如在图31a和图31b中示意性地示出 的。参照图31a，在沉积钝化层之后(在安装第二芯片之前或之后)，可以将下半导体晶片 310半切割而留下沟槽(trench)。在安装第二芯片的步骤和连接第二芯片的芯片焊盘的步 骤之后，可以沉积包封层366，如在图31b中示意性示出的。沉积的包封材料填充由半切割 步骤留下的沟槽，并基本覆盖第二芯片和沟槽。结果，在单片化之后也可以由包封层来保护 MCP装置的主侧壁。需要指出的是，上面仅仅是选择的示例。其他变型也是可以应用的。例如，导线可 以在下半导体晶片的焊盘(例如，图22b中的裸片焊盘320)之前形成、在下半导体晶片的 焊盘之后形成或者与下半导体晶片的焊盘同时形成。例如，当绝缘层332是钝化层时，可以 在钝化层下方形成裸片焊盘320，可以在钝化层上形成导线322。下半导体晶片的制造和第 二芯片的安装可以在相同的或不同的工艺中和相同的或不同的设备中执行。例如，可以在 一个制造设备中制造下半导体晶片，并将该下半导体晶片装运到用于封装多芯片封装件中 的多个芯片的封装设备。在将第二芯片安装在每个单片化的芯片(及根据应用而组合另外 的芯片)和封装上的组合之前，可以将晶片单片化或分成若干芯片或裸片。可以在芯片制造设备处或在封装制造时制造TSV。TSV可以是由芯片制造商制造 的前通孔TSV，或者可以是后通孔TSV。可选择地，可以以晶片级安装另外的芯片。也就是说，可以通过将第二芯片(和可 能的其他芯片)安装到彼此一体的对应的裸片来完成晶片级封装，并将组合的各组芯片封 装在一起。然后，可将组合的各组芯片分离(例如，单片化)为独立的单个(stand alone) 的多芯片封装件。可以由整个晶片(例如，200mm或8英寸晶片、300mm或12英寸的晶片， 或者450mm或18英寸的晶片)或整个晶片的一部分来实现彼此一体的裸片。图32示意性地示出了具有半导体器件的示例性晶片，其中，半导体装置包括导 线。参照图32，晶片400包括裸片区，如裸片区402和404。线406表示分割线(s印aration line)，其中，沿所述分割线将裸片彼此分离为独立的芯片(例如，前面描述的那些芯片或 其变型)。因此，在每个裸片区中，可以形成具有导线422、424的半导体器件，例如上述实施 例或其变型中的任何一个实施例。在该示例中，示出的导线422、424是直线的、平行的、隔 开恒定的节距并且跨过整个晶片(即，在单片化之后，对应于芯片的一个边缘到另一个边 缘，从一条分割线到另一条分割线)延伸。然而，导线422、424可以采取其他图案和形式，在 前面描述的图案和形式及其变型中的任何一种均包括在内。例如，如随后在图39中所示，导线可以形成为在裸片区的中心是不连续的，以便于芯片构造。作为示例，横跨裸片区402和404的沿着CC方向的剖视图示意性地示出在图33 中。这样的裸片区402和404最终彼此分离，并且均可以对应于前面相对于图21示出和描 述的芯片。参照 图33，提供晶片400。可以在晶片400中沿着分割线406形成凹口或刻痕408， 以有助于将裸片分成离散的芯片。在半导体晶片400中并在独立的裸片区中形成内部电子 电路。例如，在晶片400中并在裸片区402和404中分别形成电路416和410。在本发明 中，跨过裸片区402和404延伸的导体包括与切到晶片中的凹口平行的导线。介电层401例如通过标准的薄膜沉积技术沉积在内部电路和晶片400上。芯片焊 盘(例如芯片焊盘418和420)形成在介电层401上。可以以许多方式形成芯片焊盘，例 如，通过沉积所选择的导电材料然后图案化来形成芯片焊盘。芯片焊盘电连接到对应的内 部电路。具体地讲，裸片区中的芯片焊盘电连接到位于同一裸片区的内部电路。例如，裸片 区402中的芯片焊盘418电连接到位于同一裸片区402中的电路416 ；裸片区404中的芯 片焊盘420电连接到位于裸片区404中的电路410。芯片焊盘可以用来向其对应的电路提 供功率，向其对应的电路提供输入信号和/或提供来自其对应的电路的输出信号。优选的 是，不同裸片区中的芯片焊盘是分离的，例如，不连接的。钝化层412形成在介电层401和芯片焊盘上。在一个示例中，通过例如标准薄膜 沉积技术来沉积所选材料的钝化层。将沉积的钝化层图案化以形成开口(例如开口 417和 419)，用来暴露每个芯片焊盘的至少一部分。可以通过标准的光刻技术和适合的蚀刻工艺 来执行图案化。导线(例如导线422和424)形成在钝化层上。可以通过例如在钝化层上沉积所 选择的导电材料然后进行图案化来形成导线。形成的导线与形成在晶片400上的内部电路 隔离。在没有另外的外部连接的情况下，导线422、424电浮置。在一个示例中，导线与晶片 的每个或所有裸片区中的基本所有的内部电路隔离。因此，在无需一些另外的电路或修改 的情况下，在操作过程中，由裸片区的导线携带的功率信号、接地信号或电子信号没有传输 到位于这些导线下面的内部电路，或者在相同的裸片区中是这样的。绝缘层414形成在导线和钝化层412上。绝缘层(414)包括开口(诸如开口 423、 425、417和419)，这些开口暴露所选导线(例如，将要用于电连接的导线)和芯片焊盘的部 分。绝缘层可以以许多方式形成。例如，可以在导线和钝化层412上沉积树脂层。然后，可以将晶片单片化来获得独立的半导体芯片402和404，例如在上述实施例 中提到的那些芯片。可以从晶片(如果设置的话则)沿着分割线分离裸片区，从而制造对 应的芯片。可以在单片化之前或之后图案化沉积的树脂层414和/或绝缘层412，以获得期望 的开口。制造半导体装置的方法可以包括如下步骤(a)提供半导体晶片；(b)在半导体晶片中和/或在半导体晶片上形成电路(例如，包括晶体管、逻辑门 (而1 、織冊、逆变器等))，以在多个裸片区形成存储器件、控制器、DSP、微处理器等；(c)在多个裸片区中形成连接到电路的芯片焊盘，以向电路中的相应的电路提供 功率和/或接地并与相应的电路进行信号通信；
(d)在晶片上方形成钝化层；(e)横跨多个裸片区形成隔离和/或浮置的导线，所述导线不与电路电通信；(f)在钝化层上形成绝缘层；(g)将具有电路、芯片焊盘和导线的晶片单片化，以形成具有各自的电路、芯片焊 盘和导线的单个芯片；(h)(例如，通过在钝化层中设置开口)按所期望的提供到芯片焊盘和/或导线的 通路。不必按上面提到的顺序。例如，可以在单片化之前提供到导线和/或芯片焊盘的 通路。另外，可以在形成芯片焊盘前或在形成芯片焊盘的同时形成导线。可以在图21中示出的晶片的裸片区中形成具有导线的各种半导体器件，其另一 示例示意性地示出在图34中。参照图34，与图33中示出的导线和芯片焊盘不同的是，导 线和芯片焊盘可以形成在同一水平面上，例如形成在钝化层上。图34中的单个芯片402和 404均可以对应于由图21示出的且上面参照图21所描述的芯片311。尤其是，导线应用在具有多个半导体器件的器件组件中。具体地讲，可以在下芯片 上设置数量比第二芯片和第三芯片的焊盘的数量多的导线，第二芯片和第三芯片中只有一 个将要安装在下芯片上，因此，可以最少出于后者的封装要求的考虑来设计下芯片，并且封 装设计(例如，包括下芯片和第二芯片的MCP封装件、或包括具有不同的焊盘布局的下芯片 和第三芯片的不一样的MCP封装设计)会因设置的导线的数量而仍是灵活的。作为另一示例，组件可以处于如图35中示意性地示出的晶片水平面上。参照图 35，将多个半导体器件(或其他类型的电子器件)(例如，器件428和430)组装成裸片区中 的半导体器件，例如，裸片区402和404中的半导体器件。在组装前，可以按照预定的标准 来检查晶片400上的形成的半导体器件。在检查中不合格的那些半导体器件(例如，器件 432)不会被组装。然后，晶片组件(426)被覆盖在保护材料(例如，树脂)中，然后将晶片 组件单片化以获得独立的器件组件。图36和图37示意性地示出了单片化前后的示例性晶片组件。参照图36，出于例 证的目的示出了裸片区402和404。半导体器件形成在每个裸片区中，其中，半导体器件包 括芯片焊盘(例如，在裸片区402中位于开口 417下方的芯片焊盘418和在裸片区404中位 于开口 419下方的芯片焊盘420)和导线(例如，裸片区402中的导线422和裸片区404中 的导线424)。通过开口暴露导线的用于电连接的部分。例如，通过开口 423部分地暴露用 来连接到器件428的导线422，通过开口 425部分地暴露用来连接到器件430的导线424。可以在将晶片单片化之前或者在将晶片单片化之后执行导线到组装器件(例如， 428和430)的电连接。具体地讲，在将晶片单片化之前，可以通过例如引线键合将裸片区中 的半导体器件的所选导线连接到组装到半导体器件的器件。在形成电连接之后，将晶片单 片化。在另一示例中，可以在设置导线与单个器件组件的期望的电连接之前将晶片单片化。 参照图37，包括组装的多个器件的单片化器件组件(例如，如图36所示的半导体 芯片402和芯片404)位于封装基底434上。可以在此时完成所选导线和芯片焊盘的电连 接。然后，可以用保护材料覆盖整个组件(例如，包括树脂的包封)。也可以以晶片级封装来制造MCP，其示例示意性地示出在图38中。参照图38，元 件435是具有裸片区的晶片。每个裸片区中形成有用于电连接到芯片焊盘和导线的端子。然而，可以通过例如沉积导电材料(例如，金属材料)然后图案化来形成导线，其中，可以在 封装工艺过程中通过溅射、CVD、电镀或许多其他可能的技术来执行沉积。具体地讲，可以在 安装第二半导体芯片之前，通过封装制造来制造导线。之后，例如，在晶片的单片化之前或之后，可以完成期望的电连接。在如图38所示 的示例中，独立的器件组件(例如，第二芯片)放置在裸片区上，可以执行芯片焊盘和/或 导线的电连接。在另一示例中，可以执行每个器件组件中的芯片焊盘和所选导线的全部电 连接，然后再将晶片单片化。半导体晶片(402)可以与上面参照图 21所讨论的半导体晶片 相同。在另一示例中，半导体基底(例如，图22a中的基底326)可以直接用作封装晶片。示例性晶片级封装方法可以包括以下步骤1)准备其中形成有器件的半导体基 底；2)在半导体基底上形成电连接件，以将器件连接到外部端子；3)通过包封材料来包封 半导体基底；4)将半导体基底单片化为独立的器件组件。在其他示例中，步骤3)和步骤4) 可以互换。如果电连接件是焊球等，则焊球可以形成在半导体基底的一个表面上；可以在单 片化之前或之前在半导体基底的另一表面上形成包封材料。如果电连接件是引线等，则弓丨 线可以设置到半导体基底的一个表面，并且在半导体基底的这个表面(设置引线的同一表 面)上形成包封材料。引线形成步骤和包封步骤可以在单片化步骤之前或之后执行。图39示意性地示出了在单片化之前在晶片上具有导线的另一示例性MCP。在该示 例中，导线(例如导线422)在晶片内是不连续的，具体地讲，导线在设置有第二芯片的区域 内是不连续的。然而，每条导线的两个相邻的段之间的间隙与第二芯片的沿着导线的长度 的尺寸相等或小于第二芯片的沿着导线的长度的尺寸。可选择地，可以在半导体晶片的背面上形成导线，其示例示意性地示出在图40 中。参照图40，下晶片400包括形成有内部电路的半导体基底326。介电层330沉积在内 部电路上。下晶片焊盘(例如，焊盘452)通过TSV(例如，TSV 450)连接到位于半导体晶片 的背面的端子(例如，端子454)。导线(例如，456)形成在半导体基底326的背面上。可 以利用用于电连接的导线(456)将第二芯片设置在半导体基底(326)的背面上。导线456 例如可以对应于线322或422，可以与晶片400内形成的内部电路328隔离，并且可以以类 似的方式用作导线422 (例如，用于第二芯片和MCP的封装端子之间的连接)。可选择地，导 线可以连接到用于连接设置在介电层上方的第二芯片的TSV(在图中未示出)。在图41中示意性地示出了又一示例性电连接方案。参照图41，导线(例如导线 456)形成在半导体基底326的背面上，而内部电路形成在半导体基底的相对的侧部上。下 晶片焊盘(例如，焊盘450)可以用来将内部电路电连接到设置在封装基底(456)上的端 子，其中，封装基底(456)设置在内部电路和介电层上。导线456可以通过例如引线(例 如，引线458)连接到封装基底。例如，导线456可以对应于线322或422，可以与晶片400 内形成的内部电路328隔离，并且可以以类似的方式使用(例如，用于第二芯片和MCP的封 装端子之间的连接)。该电连接方案还可包括设置具有第一端子和第二端子的封装基底； 将芯片焊盘引线键合到第一端子，并将导线引线键合到第二端子。上述示例的多种变型对本领域普通技术人员而言是明显的，并且意图还落在如权 利要求所阐述的本发明的范围内。例如，单个封装件、单个封装元件和单个芯片的变型可以 由本公开中其他地方描述的工艺来产生，并且可以作为本公开中其他地方描述的晶片的一 部分来使用。例如，图4的示例的变型(与图3相比)可以被认为是由图23b的示例来反映的。然而，同样要注意，例如，在与图5至图18相关的示例中反映的一种或多种变型可以 利用与图21、图22a和图22b相关的示例来实现。类似地，同样要注意，在与图5至图18相 关的示例中反映的一种或多种变型可以利用与图22d和图22e相关的示例、和/或利用图 23a和图23b的示例、和/或利用图24中的示例等来实现。类似地，(与单幅图相关地或者 以组合的形式)描述的封装件或封装元件中的任何一种可以用在与图19和图20相关的任 一系统内。上面指定的组合是出于举例说明的目的而给出的，不能认为是穷举性的；在本公 开中阐述的示例的单个特征的可能组合对于本领域普通技术人员而言是明显的，而这里在 本发明的范围内对每种可能的组合的列举并不认为是必需的。 在该说明书中对“ 一个实施例”、“实施例”、“示例实施例，，等的任何提及是指结合 实施例描述的具体的特征、结构或特性包括在本发明的至少一个实施例中。在本说明书中 的各个位置出现这类词语并不必然是指全都参照同一实施例。此外，当结合任一实施例来 描述具体的特征、结构或特性时，认为结合这些实施例中的其他实施例来反映这些特征、结 构或特性是在本领域技术人员的理解范围内。此外，为了易于理解，某些方法步骤已经被描 述为单独的步骤；然而，这些单独描述的步骤不应被解释为是根据它们的性能而必需按照 此次序。也就是说，一些步骤能够可以以可替换的次序、同时等执行。此外，示例性图示示 出的是根据本公开的实施例的各种方法。这种示例性方法实施例在此是使用对应的设备实 施例来描述的，并且可以应用于对应的设备实施例，然而，方法实施例并不意图受此限制。虽然已经示出并描述了一些实施例，但是本领域技术人员应该理解，在不脱离本 发明的原理和精神的情况下可以对这些实施例进行改变。因此，前面的实施例在所有方面 应被认为是示出性的，而不是对在此描述的本发明的限制。因此，本发明的范围由权利要求 书来限定，而不是由前面的描述来限定，所有落在权利要求书的等同物的意思和范围内的 改变都意图包含在此。如在本公开中所使用的，术语“优选地”不是排他性的，而是指“优选 地，但不限于”。权利要求书中的术语应给出与如在描述中所阐述的总的发明构思相一致的 最宽泛的解释。例如，术语“结合”和“连接”(及其变形)既用来指直接的连接/结合又用 来指间接的连接/结合。作为另一示例，“具有”和“包括”及其变形和类似的过渡术语或词 语与“包括”同义(即，全都被认为是“开放式”术语)，只有词语“由…组成”和“完全由… 组成”应当被认为是“封装式”的。除非权利要求中出现功能性限定及相关的功能且该权利 要求未能充分地描述要执行这种功能的结构，否则权利要求书并不意图来特定解释。
权利要求
1.一种处理晶片的方法，所述方法包括以下步骤提供第一半导体基底；在第一半导体基底的第一裸片区中形成包括第一电路的电路部并在第一半导体基底 的第二裸片区中形成包括第二电路的电路部；形成与第一电路电通信的第一焊盘和与第二电路电通信的第二焊盘； 在形成第一电路和第二电路后，形成至少一部分在第一裸片区和第二裸片区的边界内 的导线，所述导线与第一电路和第二电路电隔离。
2.如权利要求1所述的方法，所述方法还包括以下步骤在形成导线后，使第一裸片区与第二裸片区分离，以形成对应于第一裸片区的第一半 导体芯片和对应于第二裸片区的第二半导体芯片。
3.如权利要求1所述的方法，其中，形成导线的步骤包括 沉积由导电材料构成的导电层；将导电层图案化，以获得导线。
4.如权利要求3所述的方法，其中，通过电镀技术沉积导电层。
5.如权利要求3所述的方法，所述方法还包括以下步骤在形成第一焊盘和第二焊盘之后且在形成导线之前，使第一半导体基底暴露于大气。
6.如权利要求2所述的方法，所述方法在形成导线后且在使第一裸片区与第二裸片区 分离前，还包括以下步骤在第一裸片区和第二裸片区上安装第二芯片； 将第二芯片连接到第一裸片区和第二裸片区中的导线； 包封第二芯片。
7.如权利要求2所述的方法，所述方法在形成导线后且在使第一裸片区与第二裸片区 分离前，还包括以下步骤在导线上沉积钝化层；使第一半导体基底暴露于空气。
8.如权利要求7所述的方法，所述方法在形成导线后且在使第一裸片区与第二裸片区 分离前，还包括以下步骤在第一裸片区和第二裸片区上安装第二芯片；将第二芯片连接到第一裸片区的第一焊盘和第二裸片区的第二焊盘；包封第二芯片。
9.如权利要求7所述的方法，其中，钝化层由聚合物构成。
10.如权利要求1所述的方法，所述方法还包括以下步骤在第一裸片区和第二裸片区中形成多个硅通孔，使得硅通孔连接到第一裸片区中的导 线和第一焊盘及第二裸片区中的导线和第二焊盘。
11.如权利要求10所述的方法，所述方法还包括以下步骤使焊球以与至少一个硅通孔电连接的方式附于第一半导体基底的背面。
12.如权利要求11所述的方法，所述方法还包括以下步骤提供具有多个裸片区和在每个裸片区中形成的内部电路的第二半导体基底； 使第一半导体基底和第二半导体基底结合；将结合的第一半导体基底和第二半导体基底单片化。
13.如权利要求1所述的方法，其中，第一半导体基底为硅晶片。
14.如权利要求1所述的方法，其中，焊盘和导线在相同的工艺期间形成。
15.如权利要求1所述的方法，其中，在形成第一焊盘和第二焊盘之后形成导线。
16.如权利要求2所述的方法，紧接在形成第一半导体芯片和第二半导体芯片之后，使 导线相对于第一半导体芯片和第二半导体芯片的除了第一电路和第二电路之外的部分电 浮置。
17.一种晶片，所述晶片包括在第一裸片区中设置的包括第一电路的电路部； 在第二裸片区中设置的包括第二电路的电路部；跨过第一裸片区和第二裸片区延伸的导体，所述导体不与第一电路和第二电路电连接。
18.如权利要求17所述的晶片，其中，导体相对于第一裸片区和第二裸片区的除了第 一电路和第二电路之外的部分电浮置。
19.如权利要求17所述的晶片，其中，导体是跨过第一裸片区和第二裸片区延伸的导线。
20.如权利要求17所述的晶片，其中，第一裸片区与第二裸片区紧邻，导体是分别跨过 第一裸片区和第二裸片区延伸的导线。
21.如权利要求17所述的晶片，其中，导体包括与切到晶片中的凹口平行的导线。
22.如权利要求17所述的晶片，其中，导体相对于晶片的除了第一电路和第二电路之 外的部分电浮置。
23.如权利要求17所述的晶片，其中，导体不具有为晶片上的任一电路部提供通信的 电连接。
24.一种制造半导体装置的方法，所述方法包括以下步骤提供包括基底、第一电路和第一导体的晶片，其中，第一电路形成在基底上和/或形成 在基底内，第一导体与第一电路电隔离；从晶片将至少第一芯片单片化，第一芯片包括第一导体的至少一部分和电路部，第一 芯片的电路部包括第一电路。
25.如权利要求M所述的方法，所述方法还包括以下步骤 将第一芯片与第二芯片组合在多芯片封装件中；使第二芯片的焊盘电连接到第一芯片的第一导体，并使连接到第二芯片的焊盘的第一 导体电连接到多芯片封装件的端子。
26.如权利要求M所述的方法，其中，基底是半导体基底，第一电路形成在半导体基底 内且形成在半导体基底上。
27.一种制造半导体装置的方法，所述方法包括以下步骤将第一芯片与第二芯片组合在多芯片封装件中，第一芯片包括第一电路和第一导体， 第二芯片包括第二电路；使第二芯片的焊盘电连接到第一芯片的第一导体，并使第一导体电连接到多芯片封装 件的端子，其中，在第一芯片内，在第一导体与第一芯片的所有内部电路之间没有电源、接地或信 号连接。
28.—种制造半导体装置的方法，所述方法包括以下步骤提供具有多个裸片区的半导体器件晶片，每个裸片区包括电路和连接到对应的电路的 裸片焊盘，半导体器件晶片包括沉积在多个裸片区和对应的电路上方的钝化层，钝化层具 有用来暴露裸片焊盘的开口；在钝化层上形成多条导线，使得每个裸片区中的导线与位于所述每个裸片区中的电路 隔离；在形成导线后将裸片区从半导体器件晶片分离，从而获得独立的半导体器件。
29.如权利要求观所述的方法，所述方法还包括形成绝缘层的步骤，所述形成绝缘层 的步骤包括在导线和钝化层上沉积树脂层；将树脂层图案化，从而使所述芯片焊盘的至少一部分暴露在所述裸片区中； 使导线在所述裸片区中的至少一部分暴露。
30.如权利要求四所述的方法，所述方法还包括以下步骤 在所述裸片区中的绝缘层上设置具有第二电路的第二芯片； 将第二电路连接到所述导线的被暴露的部分。
31.如权利要求四所述的方法，其中，在将裸片区分离成独立的器件的步骤之前设置第二芯片。
32.如权利要求31所述的方法，其中，在将裸片区分离成独立的器件的步骤之后设置第二芯片。
33.如权利要求四所述的方法，所述方法还包括以下步骤设置具有第一端子和第二端子的封装基底；将所述芯片焊盘引线键合到第一端子，并将所述导线引线键合到第二端子。
34.一种制造半导体装置的方法，所述方法包括以下步骤在半导体晶片上沉积金属层，半导体晶片具有完成的内部电路； 将金属层图案化，以设置与内部电路电隔离的导电图案； 然后，将具有与内部电路电隔离的导电图案的半导体晶片单片化。
全文摘要
本公开公开了一种晶片、一种处理晶片的方法和一种制造半导体装置的方法。处理晶片的方法包括提供半导体基底；在半导体基底的第一裸片区中形成包括第一电路的电路部并在半导体基底的第二裸片区中形成包括第二电路的电路部；形成与第一电路电通信的第一焊盘和与第二电路电通信的第二焊盘；在形成第一电路和第二电路后，形成至少一部分在第一裸片区和第二裸片区的边界内的导线，所述导线与第一电路和第二电路电隔离。导线形成在包含多个电路的晶片上。导线与形成在晶片内的电路隔离。芯片安装在晶片上，并且具有连接到晶片的导线的各自的芯片焊盘。然后，可以利用封装树脂来保护晶片并将晶片单片化。
文档编号H01L21/60GK102130025SQ20101055167
公开日2011年7月20日 申请日期2010年11月16日 优先权日2009年11月16日
发明者尹宣弼, 李硕灿 申请人:三星电子株式会社