专利名称：一种垂直双扩散金属氧化物半导体场效应管结构的制作方法
技术领域：
本发明属于半导体功率器件领域，尤其涉及一种垂直双扩散金属氧化物半导体场效应管(Vertical Double-diffused Metal Oxide Semiconductor Field Effect Transistor, VDMOSFET)结构。
背景技术：
通常设计电子电路时，都会考虑使其具有高的操作速度，而当电子电路中包含 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应管)器件时，提高操作速度的关键在于使MOSFET能够对输入信号做出快速的响应。MOSFET 器件开关时需要对栅电容进行充电和放电，以使栅电极达到特定的电压；提高MOSFET器件开关速度的最大障碍在于克服寄生的栅电容在充放电时产生的延迟。图1显示的一个典型的VDMOSFET器件的截面图，对VDMOSFET器件的主要寄生电容进行了标注，主要寄生电容包括栅极-源极寄生电容Cgs、栅极-漏极寄生电容Cgd以及漏极-源极寄生电容Cds。N沟道MOSFET正常工作时，漏极端drain加上正电压Vdd，η型源区30和P型阱区34通过源极source短接并接上低电位，当加在栅极gate和源极source间的电位Vgs 超过MOSFET器件的阈值电压Vt时，栅下的ρ型阱区34开始形成反型沟道，η型源区30和 η型漏区40通过反型沟道导通，源极source和漏极drain间开始形成电流；当MOSFET关断时，P型阱区34开始向N型漏区40扩展，图中虚线44所示即为耗尽层的扩展。图2、图3显示了以固定电流Ig给一个典型的MOSFET器件的栅极-源极寄生电容 Cgs和栅极-漏极寄生电容Cgd充电时，器件动态工作时电极之间的电位变化情况。当器件处于图3中第一区域Regionl状态时，电流Ig开始给栅极-源极寄生电容Cgs充电，但栅源之间电压Vgs小于器件的阈值电压Vt，器件处于未开启状态；当器件处于第二区域region〗 状态时，输入电流Ig给栅极-源极寄生电容Cgs充电时，栅源之间电压Vgs电压大于阈值电压Vt，MOSFET器件开始开启，源极和漏极之间的电压Vds开始下降，输入电流Ig会开始分别给栅极-源极寄生电容Cgs和栅极-漏极寄生电容Cgd充电，随着充电的进行，分配给栅极-漏极寄生电容Cgd的充电电流Icgd会逐渐增大，而分配给栅极-源极寄生电容Cgs 的充电电流legs会逐渐减小，故栅源之间电压Vgs逐渐增加但增长的速率逐渐减小；随着栅源之间电压Vgs的增加，源极和漏极之间的电压变化率增加直至Vgs不再增加，而栅漏之间电容的充电电流Icgd增加至等于输入电流Ig，即输入电流Ig完全分配给栅漏之间的充电电流Icgd ；当栅源之间电压Vgs不再增加，充电继续进行，器件处于第三区域regi0n3状态，源漏之间的电压继续降低。对于栅极-漏极寄生电容Cgd的变化，当器件未开启前，源极和漏极间电势差最大使得耗尽层扩展较大如图1的44所示，而当器件开通后，器件漏极和源极间电势差减小，耗尽层厚度会逐渐减小，相当于减小了栅极和漏极正对面积间的距离，栅极-漏极寄生电容 Cgd增加；这个电容的增加使源极和漏极间的电势减小的趋势变缓慢。只有源漏极间的电容稳定后，MOSFET器件才算完全开通，电容Cgd不会进一步的产生开通延迟。同样地，当MOSFET器件关断时，电容的放电也会如充电一样产生延迟，从而影响器件的关断速度。M0SFTET器件在线性应用时，例如射频功率放大器的响应速度很大程度上取决于由MOSFET器件的输入电容决定的高端的极限频率。器件的输入电容Cin可以用如下公式表示Cin=Cgs+Cgd (1-dVds/dVgs)；公式中 Cin为输入电容，Cgs为栅极-源极寄生电容，Cgd为栅极-漏极寄生电容，Vgs栅极-源极电压，Vgd为栅极-漏极电压。值得一提的是，器件的输入电容Cin的值至少比栅极-源极寄生电容Cgs大三倍， 故减小电容Cgd的值能有效地减小器件的输入电容，从而提高器件的开关速度。电容的计算公式为C=A*K*￡(1/t，，公式中ε C1指真空的介电常量，K是指相对介电常量，1^。2=3.9，1^=11.7^指电容两极板的正对面积3电容极板之间的距离，故通过减小电容两极板的正对面积、或相对介电常量、或增大电容极板之间的距离都能减小电容，由于功率器件的材质固定，故常见的减小功率器件栅极-源极寄生电容的方案为减小电容极板之间的正对面积或增加电容极板之间介质层的厚度。图4为常规结构条形元胞功率器件结构示意图，没有采用减小栅极-漏极寄生电容Cgd，该结构功率器件开关速度低。对于如图1所述的常规的功率器件结构，该结构通常会采用在栅极多晶硅材料的下面和P型阱区之间做η型的JFET注入，以达到减小器件导通电阻的目的。但当η型JFET 注入达到一定的剂量就会影响器件的击穿电压，图5中CDE所示区域下的ρ阱属于球面结， 而图中DEre所示区域下属于柱面结。根据半导体ρη结的击穿理论，球面结的击穿电压低于柱面结的击穿电压。器件的JFET的注入剂量会受到CDE区域球面的ρ阱限制。现有的一种方案是通过增加电容极板之间的介质层厚度来减小电容，如图6所示，通过增加栅极64和漏极62之间的介质层厚度60来减小栅极-漏极寄生电容Cgd，栅极64和N型源区66之间的介质层厚度不变，保证了器件的阈值正常而且栅极-源极寄生电容Cgs基本保持不变。图6功率器件结构是采用在栅下设置较厚的氧化层来减小器件的电容，该结构能有效的减小器件的电容提高开关速度，但由于较厚的氧化层会阻挡部分JFET的注入，如图 7所示，整个N阱上方都填充了场氧结构，器件的导通电阻会增加，虽然我们可以加大JFET 注入剂量来调节，但还有一个缺陷在于，如图8所示，当器件的栅长减去两边沟道区的长度后只剩下2 3um时，想要在不增加光罩层数的前提下，栅下设置较厚的氧化层和JFET的注入两者就不可兼得。如果将η型JFET注入步骤提前到场氧生成以前，会因为缺少掩模造成整个芯片表面都会注入η型杂质，势必会减小终端区域的击穿电压，而增加一层光罩势必又会增加成本。现有的另一种方案是通过减小电容两极板间的正对面积来减小电容，如图9所示，将栅极做成两个分离的栅极72，去除两栅极72之间的栅极板，相当于减小了电容两极板之间的正对面积，栅极-漏极寄生电容Cgd同样会减小。图10为图9功率器件对应的条形元胞结构示意图，图11为图9功率器件的六角元胞结构示意图，采用减少栅极多晶硅的面积来减小功率器件的栅极-漏极寄生电容Cgd。 由于P型阱区的注入是以栅极材料多晶硅来做掩模，同时形成对栅极的自对准，避免器件的开启特性和栅极-源极寄生电容Cgs出现差异。但该器件结构去除了中间部分的栅极多晶硅，需要增加一层光罩来阻挡P阱注入到栅极下和两个P阱之间，不可避免的增加成本。
发明内容
本发明为解决现有技术中降低VDM0SFET栅极-漏极寄生电容会增加工艺步骤的技术问题，提供一种具有低栅漏电容的VDM0SFET，该VDM0SFET具有低的栅漏电容，高的开关速度，且制造时工艺步骤简单，成本较低。一种垂直双扩散金属氧化物半导体场效应管结构，从下往上依次包括漏极、第一导电型半导体衬底、第一导电型半导体外延层；所述第一导电型半导体外延层内包括隔开的第二导电型半导体第一阱区、第二导电型半导体第二阱区；
第二导电型半导体第一阱区内部设有第一导电型半导体第一源区，第二导电型半导体第二阱区内部设有第一导电型半导体第二源区；
所述第一导电型半导体第一源区、第二导电型半导体第一阱区上部分覆盖有第一源极区域，第一导电型半导体第二源区、第二导电型半导体第二阱区部分覆盖有第二源极区域；
第一源极区域与所述第二源极区域之间设有栅氧化层；
栅氧化层上部设有栅极；所述栅氧化层与外延层之间间断设有场氧化层。本发明的垂直双扩散金属氧化物半导体场效应管在栅氧化层与外延层之间间断设有场氧化层，所述栅氧化层与外延层之间设有场氧化层的区域能有效的减小垂直双扩散金属氧化物半导体场效应管的栅极-漏极寄生电容，提高器件开关速度。另外所述栅氧化层与外延层之间无场氧化层的区域便于器件JFET注入，能有效的降低器件的通态电阻。
图1是现有技术提供的垂直双扩散金属氧化物半导体场效应管结构示意图。图2是现有技术提供的电流给MOSFET器件的栅极-源极寄生电容和栅极_漏极寄生电容充电的电路图。图3是现有技术提供的MOSFET器件寄生电容充电时寄生电容两端电压变化示意图。图4是现有技术方案1提供的垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。图5是现有技术方案1提供的垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。图6是现有技术方案2提供的垂直双扩散金属氧化物半导体场效应管结构示意图。图7是现有技术方案2提供的垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。图8是现有技术方案2提供的垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。图9是现有技术方案3提供的垂直双扩散金属氧化物半导体场效应管结构示意图。图10是现有技术方案3提供的垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。图11是现有技术方案3提供的垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。图12是本发明实施例1提供的垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。图13是本发明实施例1提供的垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。图14是本发明实施例2提供的垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。图15是本发明实施例2提供的垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。
具体实施例方式为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。为了减小垂直双扩散金属氧化物半导体场效应管的栅极-漏极寄生电容，且不影响器件的JFET注入，提供了本发明的垂直双扩散金属氧化物半导体场效应管结构。—种垂直双扩散金属氧化物半导体场效应管结构，从下往上依次包括漏极、第一导电型半导体衬底、第一导电型半导体外延层；所述第一导电型半导体外延层内包括隔开的第二导电型半导体第一阱区、第二导电型半导体第二阱区；
第二导电型半导体第一阱区内部设有第一导电型半导体第一源区，第二导电型半导体第二阱区内部设有第一导电型半导体第二源区；
所述第一导电型半导体第一源区、第二导电型半导体第一阱区上部分覆盖有第一源极区域，第一导电型半导体第二源区、第二导电型半导体第二阱区部分覆盖有第二源极区域；
第一源极区域与所述第二源极区域之间设有栅氧化层；
栅氧化层上部设有栅极；所述栅氧化层与外延层之间间断设有场氧化层。作为优选方案，本发明的垂直双扩散金属氧化物半导体场效应管为N沟道垂直双扩散金属氧化物半导体场效应管，则所述第一导电型半导体为N型半导体，第二导电型半导体为P型半导体。所述栅极为多晶硅层，源极和漏极为金属电极，场氧化层和栅氧化层均为绝缘层。作为本发明的实施例1，如图12所示，为N沟道垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。采用在如图12所示的⑶EF这样的矩形区域内设置增厚的氧化层即场氧化层来减小栅极-漏极寄生电容。通常在器件的工艺过程中器件整个元胞区域的场氧化层是完全被刻蚀掉的，而在本发明中将元胞区的场氧化层按照器件版图预先设定的区域对场氧化层局部进行刻蚀，保留CDEF区域的场氧化层，其他部分刻蚀去除。这样就可以在不增加版图层数的情况下，实现器件局部区域增厚场氧化层，其它区域无厚的场氧化层。无场氧化层区域可以进行JFET注入，能有效的改善器件的导通电阻。本发明结构是对功率器件的版图布局进行优化，来达到减小富余的寄生电容的目的。图12中虚线A-B对应的器件剖面结构为去除厚的场氧化层，JFET注入不受厚场氧化层阻挡区域的剖面结构，即此区域表面注入了与外延相同类型的杂质，不仅使得表面外延的电阻有所下降，而且器件的电流通道拥挤有所缓解，从而使JFET电阻下降，总体上降低了器件的通态电阻。图12虚线AA-BB对应的器件剖面结构为局部保留厚的场氧化层，JFET注入受厚的场氧化层阻挡。局部保留厚的场氧化层，会减小器件的寄生电容；同时，局部区域不进行 JEFT注入，可使器件耐压不会受JEFT注入的太大影响。综上所述，整个垂直双扩散金属氧化物半导体场效应管结构既有减小栅极-漏极寄生电容的场氧化层存在，又有只有较薄的栅氧化层区域，便于JFET注入，减小器件的通态电阻。图13为本发明实施例1的N沟道垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。采用在如图13所示的CDE这样的三角形区域内设置增厚的氧化层即场氧化层来减小器件栅极-漏极寄生电容，而如四边形DER；区域仍然只有较薄的栅氧化层，可以对器件进行JFET注入。这种方法使得容易发生击穿的⑶E区域没有JFET注入，而DER； 区域能够调节更高的剂量注入来优化导通电阻。值得一提的是，四边形DER；区域两边DF和 EG才是电流通过的沟道区域，对减小电阻的贡献最大，而CDE区域没有有效的沟道，可以认为这个区域对减小电阻的贡献有限，但该区域仍然会产生栅极-漏极寄生电容，影响器件的开关速度。本发明结构是对功率器件的版图布局进行优化，来减小富余的寄生电容。重要的一点是保证有效沟道处的栅下有JFET的注入，而在元胞的角落形成球面结的P阱处， 则通过设置较厚的场氧来减小电容。图13中虚线A-B对应的器件结构为去除厚的场氧化层，JFET注入不受阻挡区域的剖面结构，即此区域表面注入了与外延相同类型的杂质，不仅使得表面外延的电阻有所下降，而且器件的电流通道拥挤有所缓解，所以JFET电阻下降，总体上降低了器件的通态电阻。图13中虚线AA-BB对应的器件结构为局部保留厚的场氧化层，JFET注入受厚的场氧化层阻挡。局部保留厚的场氧化层，从而达到减小器件的栅极-漏极寄生电容的目的。 同时，局部区域不进行JEFT注入，可使器件耐压受JEFT注入的影响较小。综上所述，虚线A-B对应的器件剖面结构不具有增厚的场氧化层，虚线AA-BB对应的器件剖面结构具有增厚的场氧化层，两种结构在同一垂直双扩散金属氧化物半导体场效应管中存在。该结构功率器件在达到减小栅极-漏极寄生电容的同时，还便于器件JEFT注入，从而减小了器件的通态电阻。本发明结构对于在三角形CDE区域中设置的场氧化层的形状并不局限，可以采用六边形、方形、圆形等多种方案，且该发明并不局限于如图13所示的六角元胞的布局，还可应用于方型元胞，条形元胞等的设计。作为本发明的实施例2，所述栅极与场氧化层对应的区域设有与栅氧化层连通的凹槽。此结构能减小栅极-漏极寄生电容两极板间的正对面积，从而达到减小栅极-漏极寄生电容的目的。如图14所示，为本发明实施例2的N沟道垂直双扩散金属氧化物半导体场效应管条形元胞结构示意图。与图12的区别在于对其与场氧化层对应的栅极多晶硅进行了去除， 达到了进一步减小栅极-漏极寄生电容的目的。图14在⑶EF这样的矩形区域内设置增厚的氧化层即场氧化层来减小器件栅极-漏极寄生电容，并且将CDEF这样的矩形区域设置的场氧化层上方的栅极多晶硅材料去除，来进一步减小器件的栅极-漏极寄生电容，由于场氧化层较厚，可以阻挡P阱的注入，也就不会产生需要增加一层光罩造成的成本问题。图14中虚线A-B对应的器件结构为去除厚的场氧化层，JFET注入不受阻挡区域的剖面结构，即此区域表面注入了与外延相同类型的杂质，不仅使得表面外延的电阻有所下降，而且器件的电流通道拥挤有所缓解，从而JFET电阻下降，总体上降低了器件的通态电阻。图14中虚线AA-BB对应的器件结构为局部保留厚的场氧化层，JFET注入受场氧化层阻挡，且去除场氧化层对应的栅极多晶硅材料的剖面结构。局部保留厚的场氧化层及去除场氧化层之上的栅极多晶硅材料，从而进一步减小器件的寄生电容。同时，局部区域不进行JEFT注入，可使器件耐压受JEFT注入的影响较小。图15为本发明实施例2的N沟道垂直双扩散金属氧化物半导体场效应管六角元胞结构示意图。将CDE区域设置的场氧化层上方的栅极多晶硅去除，进一步减小器件的栅极-漏极寄生电容，由于场氧化层可以阻挡P阱的注入，不会产生增加一层光罩的成本问题。图15中虚线A-B对应的器件结构为去除厚的场氧化层，JFET注入不受厚的场氧化层阻挡区域的剖面结构，此区域表面注入了与外延相同类型的杂质，不仅使得表面外延的电阻有所下降，而且使器件的电流通道拥挤有所缓解，从而使JFET电阻下降，总体上降低了器件的通态电阻。图15中虚线AA-BB对应的器件结构为局部保留厚的场氧化层，JFET注入受厚的场氧化层阻挡，且去除了场氧化层之上的栅极多晶硅材料。局部保留厚的场氧化层及去除厚的场氧化层对应的多晶硅栅极材料，能有效的减小器件的栅极-漏极寄生电容。同时，该区域不进行JEFT注入，可使器件耐压不会受JEFT 注入的太大影响。作为优选方案，本发明的垂直双扩散金属氧化物半导体场效应管为P沟道垂直双扩散金属氧化物半导体场效应管，所述第一导电型半导体为P型半导体，第二导电型半导体为N型半导体。其器件结构同N沟道垂直双扩散金属氧化物半导体场效应管类似，故不累述。本发明的垂直双扩散金属氧化物半导体场效应管在栅氧化层与外延层之间间断设有场氧化层所述栅氧化层与外延层之间设有场氧化层的区域能有效的减小垂直双扩散金属氧化物半导体场效应管的栅极-漏极寄生电容，提高器件开关速度。另外所述栅氧化层与外延层之间无场氧化层的区域便于器件JFET注入，能有效的降低器件的通态电阻。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种垂直双扩散金属氧化物半导体场效应管结构，其特征在于，从下往上依次包括 漏极、第一导电型半导体衬底、第一导电型半导体外延层；所述第一导电型半导体外延层内包括隔开的第二导电型半导体第一阱区、第二导电型半导体第二阱区；第二导电型半导体第一阱区内部设有第一导电型半导体第一源区，第二导电型半导体第二阱区内部设有第一导电型半导体第二源区；所述第一导电型半导体第一源区、第二导电型半导体第一阱区上部分覆盖有第一源极区域，第一导电型半导体第二源区、第二导电型半导体第二阱区部分覆盖有第二源极区域；第一源极区域与所述第二源极区域之间设有栅氧化层；栅氧化层上部设有栅极；所述栅氧化层与外延层之间间断设有场氧化层。
2.如权利要求1所述的垂直双扩散金属氧化物半导体场效应管结构，其特征在于，所述第一导电型半导体为N型半导体，第二导电型半导体为P型半导体。
3.如权利要求1所述的垂直双扩散金属氧化物半导体场效应管结构，其特征在于，所述第一导电型半导体为P型半导体，第二导电型半导体为N型半导体。
4.如权利要求1所述的垂直双扩散金属氧化物半导体场效应管结构，其特征在于，所述栅极与场氧化层对应的区域设有与栅氧化层连通的凹槽。
5.如权利要求1所述的垂直双扩散金属氧化物半导体场效应管结构，其特征在于，所述栅极为多晶硅。
6.如权利要求1所述的垂直双扩散金属氧化物半导体场效应管结构，其特征在于，所述源极和漏极为金属电极。
7.如权利要求1所述的垂直双扩散金属氧化物半导体场效应管结构，其特征在于，所述场氧化层和栅氧化层均为绝缘层。
全文摘要
垂直双扩散金属氧化物半导体场效应晶体管结构，包括漏极、第一导电型半导体衬底及外延层；第一导电型半导体外延层内包括隔开的第二导电型半导体第一阱区、第二导电型半导体第二阱区；第二导电型半导体第一阱区内部设有第一导电型半导体第一源区，第二导电型半导体第二阱区内部设有第一导电型半导体第二源区；第一导电型半导体第一源区、第二导电型半导体第一阱区上部分覆盖有第一源极区域，第一导电型半导体第二源区、第二导电型半导体第二阱区部分覆盖有第二源极区域；第一、第二源极区域之间设有栅氧化层；栅氧化层上部设有栅极；栅氧化层与外延层之间间断设有场氧化层。该结构器件能提高器件开关速度，降低器件的通态电阻。
文档编号H01L29/78GK102479817SQ201010565520
公开日2012年5月30日 申请日期2010年11月30日 优先权日2010年11月30日
发明者任文珍, 曾爱平, 朱超群, 钟树理, 陈宇 申请人:比亚迪股份有限公司