专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体技术，尤其涉及具有一栅极偏移结构(offset gate)的一半导体装置及其制造方法。
背景技术：
高压金属-氧化物-半导体(High voltage metal-oxide-semiconductor ； HVM0S)装置具有许多应用，包含中央处理单元(CPU)的电源供应器、电源管理系统、交流电/直流电转换器(converter)及其他类似应用。当包含例如金属_氧化物_半导体场效应晶体管(metal-oxide-semiconductor field effecttransistors ；MOSFETs)的装置的半导体电路被改良而应用于高电压应用领域时，便出现关于其可靠度的问题。例如， 高栅极电流会降低装置的可靠度。减少栅极电流注入的方法例如减少漂移范围的掺杂 (drift region doping)与修改装置尺寸，会导致其他问题的发生例如增加装置的导通电阻(turn-onresistance)。对于许多种类的技术而言，高压金属-氧化物-半导体装置是重要的装置。随着高介电层/金属栅极结构(high k metal gate)的装置的使用，特别是多晶硅栅极取代技术(!^placement polysilicon gate ;RPG)，其对可以形成具有良好的可靠度与在装置的栅极可承受高电压的高压金属-氧化物-半导体装置而言，仍是重要的技术。 然而，不容易使用传统的多晶硅栅极取代工艺来形成高压金属-氧化物-半导体装置。因此，业界需要具有可靠度的高压金属-氧化物-半导体装置及使用一多晶硅栅极取代工艺的方法。
发明内容
有鉴于此，在一实施例中，本发明是提供一种栅极偏移结构的半导体装置，其包含一基底与形成于上述基底的一隔离构造。一有源区是形成于上述基底并实质上邻接上述隔离构造，一界面层是形成于上述基底上及上述隔离构造与上述有源区的上方，一多晶硅层是形成于上述界面层上及上述隔离构造与上述有源区的上方，一沟槽是形成于上述隔离构造上方的上述多晶硅层中，上述沟槽延伸至上述界面层，一填充层是沿着上述沟槽的轮廓形成，而一金属栅极是形成于上述沟槽中。在上述栅极偏移结构的半导体装置中，较好为还包含一接点，形成于上述金属栅极上。在上述栅极偏移结构的半导体装置中，较好为上述隔离构造是一浅沟槽隔离构造。在上述栅极偏移结构的半导体装置中，较好为上述界面层包含一氧化硅层与一高介电常数材料层。在上述栅极偏移结构的半导体装置中，较好为上述氧化硅层包含Si02、Si0N、或上述的组合，且其厚度范围为5人 20A。在上述栅极偏移结构的半导体装置中，较好为上述高介电常数材料层包含Η 2、、或上述的组合，且其厚度范围为5人~40人。在上述栅极偏移结构的半导体装置中，较好为上述填充层包含厚度范围为 Inm 5nm的TaN、厚度范围为2nm 20nm的TiN、厚度范围为2nm 20nm的Ti、厚度范围为2nm 20nm的TiAl、或厚度范围为2nm 20nm的TiAIN。在另一实施例中，本发明是又提供一种半导体装置，其包含一硅的基底，上述基底具有一上表面。一隔离构造是形成于上述基底，上述隔离构造具有一上表面，其低于上述基底的上表面。一源极区与一漏极区是形成于上述基底，借由上述源极区与上述漏极区而在上述基底形成一有源区，上述有源区实质上邻接上述隔离构造。一界面层是形成于上述基底上及上述隔离构造与上述有源区的上方，一多晶硅层是形成于上述界面层上及上述隔离构造与上述有源区的上方，一沟槽是形成于上述隔离构造上方的上述多晶硅层中，上述沟槽延伸至上述界面层，一填充层是沿着上述沟槽的轮廓形成，但未填满上述沟槽，一金属栅极是形成于上述沟槽中。在上述半导体装置中，较好为还包含一接点，形成于上述金属栅极上。在上述半导体装置中，较好为上述隔离构造是一浅沟槽隔离构造。在上述半导体装置中，较好为上述界面层包含一氧化硅层与一高介电常数材料层。在上述半导体装置中，较好为上述氧化硅层包含Si02、SiON、或上述的组合，且其厚度范围为5A 20人。在上述半导体装置中，较好为上述高介电常数材料层包含Hf02、、或上述的组合，且其厚度范围为5人~40人。在上述半导体装置中，较好为上述填充层包含厚度范围为Inm 5nm的TaN、厚度范围为2nm 20nm的TiN、厚度范围为2nm 20nm的Ti、厚度范围为2nm 20nm的 TiAl、或厚度范围为2nm 20nm的TiAIN。在另一实施例中，本发明是又提供一种半导体装置的制造方法。上述方法是包含提供一基底、与在上述基底形成一隔离构造。上述方法亦包含在上述基底形成一有源区，上述有源区实质上邻接上述隔离构造。此外，上述方法是包含在上述基底上及上述隔离构造与上述有源区的上方，形成一界面层。上述方法是包含在上述界面层上及上述隔离构造与上述有源区的上方，形成一多晶硅层。还有，上述方法是包含上述隔离构造上方的上述多晶硅层中，形成一沟槽，上述沟槽延伸至上述界面层。接下来，上述方法是包含在上述沟槽中形成一填充层；以及在上述沟槽中形成一金属栅极。在上述半导体装置的制造方法中，较好为将上述隔离构造形成为一浅沟槽隔离构造。在上述半导体装置的制造方法中，较好为将上述界面层形成为包含一氧化硅层与一高介电常数材料层。在上述半导体装置的制造方法中，较好为上述氧化硅层包含Si02、SiON、或上述的组合，且其厚度范围为5人 20入。在上述半导体装置的制造方法中，较好为上述高介电常数材料层包含Η 2、 、或上述的组合，且其厚度范围为5A 40入。在上述半导体装置的制造方法中，较好为上述填充层包含厚度范围为Inm 5nm的TaN、厚度范围为2nm 20nm的TiN、厚度范围为2nm 20nm的Ti、厚度范围为2nm 20nm的TiAl、或厚度范围为2nm 20nm的TiAIN。 本发明提供的半导体装置的装置的实施例及预期中的广泛范围内的其他实施例， 是在未明显增加此装置的制造成本的情况下，可抵御高电压(如大于5伏特)。使用一多晶硅栅极取代工艺所制造的这些装置，可提供优于传统装置的已改善的高压金属-氧化物-半导体装置性能。
图1是一流程图，是显示本发明一实施例的栅极偏移结构的半导体装置的制造方法。图2是一平面/俯视图，是显示根据图1的方法所制造的一实施例的栅极偏移结构的半导体装置。图3 图10是沿着图2的栅极偏移结构的半导体装置的A-A线的一系列的剖面图，是显示根据图1的方法的各个步骤。上述附图中的附图标记说明如下100 -、方法102 --步骤
104 -、步骤106 --步骤
108 -、步骤110 --步骤
112 -、步骤114 --步骤
116 -、步骤200 --半导体装置
202 -、基底204 --隔离结构
206 -、有源区206D 漏极区206S 源极区208 介电/界面层208HK 高介电常数材料层 208IL 氧化硅 210 多晶硅层 212 栅极堆叠沟槽 214 金属栅极填充层216 栅极 218 接点
具体实施例方式为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下要了解的是本说明书以下的揭示内容提供许多不同的实施例或范例，以实施本发明的不同特征。而本说明书以下的揭示内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书以下的揭示内容叙述了将一第一特征形成于一第一特征之上或上方，即表示其包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，亦包含了尚可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。另外，本说明书以下的揭示内容可能在各个范例中使用重复的元件符号，以使说明内容更加简化、明确，但是重复的元件符号本身不会使不同的实施例及/或结构之间产生关联。另外，在本说明书中，在数值相关叙述后接“以上”、“以下”的词来叙述数值范围的情况中，除非另有加注，相关的数值范围是包含上述“以上”、“以下”的词前接的数值。在本说明书中所叙述的具体实施例，是被示出为半导体装置的一特定形式。然而， 为数众多的其他实施例亦可应用于本发明。例如，本案的揭示内容是应用于互补式高压金属-氧化物-半导体装置(如一高压N型金属-氧化物-半导体晶体管与一高压P型金属-氧化物-半导体晶体管)。本案的揭示内容亦应用于各种半导体装置。例如电力装置包含高压金属-氧化物-半导体装置及其各种结构(如横向扩散金属-氧化物-半导体(laterally diffusedmetal-oxide-semiconductor ；LDM0S)装置、延伸漏极金属-氧化物-半导体(extended drain metal-oxide-semiconductor ；EDM0S)装置、垂直双扩散金属—氧化物—半导体(vertical double-diffused metal-oxi de-semi conductor ； VDM0S) 装置、双扩散漏极(double-diffused drain ；DDD)金属-氧化物-半导体装置)。此处所叙述的实施例仅为举例说明，而不应用以限制本发明的专利范围。在一实施例中，本案的揭示内容是提供一高压金属-氧化物-半导体 (highvoltage metal-oxide-semiconductor ；HVM0S)装置，其是使用一高介电层 / 金属栅极(high k metal gate)工艺所制造，其为一后栅极工艺(gate last process) 0例如，可使用下列手法来制造一装置以一多晶硅栅极取代(replacementpolysilicon gate ；RPG) 工艺中的一未掺杂/淡掺杂多晶硅电阻层来制造一崭新的接触结构，上述接触结构是与上述装置的有源区偏移。使用淡掺杂多晶硅会降低整个装置的电阻，因此而增加了栅极的耐受性，而依序制造出可以抵抗通过栅极的高电压的一高压金属-氧化物-半导体装置。应了解此处所叙述的装置的实施例及预期中的广泛范围内的其他实施例，是在未明显增加此装置的制造成本的情况下，可抵御高电压(如大于5伏特)。使用一多晶硅栅极取代工艺所制造的这些装置，可提供优于传统装置的已改善的高压金属-氧化物-半导体装置性能。图1是一流程图，其是显示一方法100，用以制造本案的揭示内容的一半导体装置例如一栅极偏移结构的半导体装置(如一高压金属-氧化物-半导体装置)(N型或P型) 或是高压金属-氧化物-半导体装置的一部分。关于方法100的说明，是一并参考图2 图10。图2是一平面/俯视图，是显示根据方法100所制造的一实施例的栅极偏移结构的半导体装置200。图3 图10是沿着栅极偏移结构的半导体装置200的A-A线的一系列的剖面图，是显示根据方法100的各个步骤。应注意的是，可将方法100实施于一互补式金属-氧化物-半导体装置(complementary metal oxide semiconductor ；CMOS)技术的流程图。因此，可了解在方法100之前、之中、之后可加入额外的工艺，且在本说明书中，有些工艺仅会被简短地叙述。方法100可用来制造半导体装置200或其一部分。方法100是始于步骤102，其是提供一基底202(请参考图幻。基底202可包含一半导体晶片，例如一硅晶片。除此之外， 基底202可包含其他元素半导体例如锗，来取代上述硅晶片。基底202亦可包含一化合物半导体，例如碳化硅、砷化镓、砷化铟、或磷化铟，来取代上述材质。基底202可包含一化合物半导体，例如娃错(silicon germanium)、碳化娃错(silicon germanium carbide)、憐石申化
(galliumarsenic phosphide)、或石舞化！^韦因(gallium indium phosphide)，来取代上述材质。在一实施例中，基底202是包含覆于一块状半导体之上的一外延层。另外，基底202
7可包含一绝缘层上覆半导体(semiconductor-on-insulator ；SOI)结构。例如，基底202可包含借由一工艺例如氧注入隔离法(s印aration by implantedoxygen ；SIM0X)所形成的一埋入式氧化物(buried oxide ;Β0Χ)层。在各种实施例中，基底202可包含一埋入层例如一 N 型埋入层(η-type buried layer ；NBL)及 / 或一 P 型埋入层(p-type buried layer ； PBL)。基底202可以是一 P型基底或一 N型基底。方法100进行到步骤104，是在基底202(请参考图2与图4)形成一隔离结构 204例如为一浅沟槽隔离(shallow trench isolation ；STI)结构。在一实施例中，可在基底202形成一隔离结构204，以定义各个有源区并将其隔离。一浅沟槽隔离结构的形成可包含以干蚀刻在基底202蚀刻出一沟槽，并将绝缘体材料例如氧化硅、氮化硅、或氧氮化硅填入上述沟槽。完成填充的沟槽可具有一多层结构，例如将一热氧化衬垫层(liner)与氮化硅或氧化硅一起填充。可使用一系列的工艺来形成上述浅沟槽隔离结构，上述一系列的工艺例如为使用光致抗蚀剂与掩模来图形化出一浅沟槽隔离开口、在上述基底蚀刻出一沟槽、选择性地(非必要地)成长一热氧化沟槽衬垫层以改善沟槽界面、以化学气相沉积(chemical vapor deposition ；CVD)氧化物来填充上述沟槽、以及使用化学机械研磨 (chemical mechanical polishing ;CMP)工艺来进行回蚀与平坦化。在一实施例中，隔离结构204可具有一上表面，其低于基底202(请参考图4)的上表面。方法100进行到步骤106，是在基底202形成多个结构物，而在基底202制作出一有源区206。各种结构物可包含多个掺杂区例如一源极区(如206S，请参考图2)与一漏极区(如206D，请参考图2)。在各种实施例中，各种结构亦可包含低掺杂剂量的源/ 漏极区、掺杂阱区、场氧化物(field oxide ；FOX)区或硅的局部氧化(local oxidation OfsiliCOn;L0C0S)、埋入层、内连线、及/或其他适当的结构物，其中上述掺杂阱区例如为P型或N型的高电压阱、高掺杂剂量与淡掺杂阱，上述埋入层例如为一 N型埋入 M (η-type buried layer ；NBL)、一 P 型埋人层(p-type buried layer ；PBL)，上述内连线例如为包含多个金属线、多个导通结构(via)、与多个接点的多层内连线(multiple Iayerinterconnects ；MLI)。可使用一互补式金属-氧化物-半导体(compIementarymetal oxide semiconductor ；CMOS)技术来实施一或多种的结构物。应了解上述阱区(如源极区206S及/或漏极区206D)可形成于基底202上，上述阱区可以是属于一第一型的导电方式或一第二型的导电方式(如N型或P型的掺杂)。上述阱区可以是基底202的一部分，且可借由各种的离子注入工艺来形成。上述阱区的一或多个可以是一外延层的一部分，上述外延层例如为借由外延工艺所形成的一外延层。一 N 型阱区可具有一 N型掺杂物，例如为磷或砷(As)；而一 P型阱区可具有一 P型掺杂物，例如为硼。在一实施例中，可借由多道的工艺步骤来形成上述N型阱区与上述P型阱区，这些工艺步骤例如为在基底上形成一牺牲氧化物、为上述阱区的一或多个区域在上述牺牲氧化物开孔而将其图形化、以及注入上述掺杂物。方法100进行到步骤108，是在基底202上及有源区206与隔离结构204的上方， 形成一介电/界面层208(请参考图6)。介电/界面层208可包含二氧化硅(SiO2)、氮氧化硅(Si0N)、或上述的组合，且其厚度范围为5人 20A，并将其标记为氧化硅208IL(请参考图 6)。此外，介电/界面层208可包含一高介电常数材料层，例如为Hf02、Zr02、及/或上述的组合的HfAr (请参考图6，208HK)，且其厚度范围为5入 40入。因此，介电/界面层208可具有一多层结构，例如为一层的氧化硅与另一层的高介电常数材料。在其他实施例中，上述高介电常数材料(如208HK)可选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、 过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属的铝酸盐、硅酸锆、铝酸锆、Hf02、 或上述的组合。可使用化学气相沉积(chemical vapor exposition ;CVD)技术、物理气相沉积 (physical vapor deposition ；PVD)技术、原子层沉禾只(atomic layer deposition ；ALD) 技术、热氧化(thermal oxide)技术、其他适当的工艺、及/或上述的组合来形成介电/界面层208的各层。可使用光刻(photolithography)技术、蚀刻技术、及/或其他工艺来定义介电/界面层208的图形，而将介电/界面层208图形化。方法100进行到步骤110，是将一栅极取代结构(!^placement gatestructure) / 多晶硅层210形成在基底202上，其延伸至有源区206与隔离结构204的上方(请参考图2 与图7)。在一实施例中，多晶硅层210是包含一掺杂或未掺杂的多晶硅。在一实施例中，是借由一适当的沉积工艺来形成多晶硅层210。例如，可使用硅甲烷(SH14)、硅乙烷(Si2H6)、 或二氯硅甲烷(SiCl2H2)来作为一化学气相沉积工艺中的一化学气体来形成多晶硅层210。 此外，可选择性地形成一非晶硅层来取代上述的多晶硅层。方法100进行到步骤112，是移除隔离结构204上方的多晶硅层210的一部分，以形成一栅极堆叠沟槽212 (请参考图2与图8)，栅极堆叠沟槽212是穿越多晶硅层210而向下延伸至介电/界面层208。因此形成于栅极堆叠沟槽212的一栅极结构是电性连接于有源区206。如此一来，应了解到将在隔离结构204的上方、而不是有源区206的上方的栅极堆叠沟槽212内形成一栅极堆叠结构。在一实施例中，可使用一图形化的工艺来形成栅极堆叠沟槽212。可借由多道工艺例如光刻、蚀刻、沉积、及/或其他适当的工艺，来进行上述图形化的工艺。上述图形化的工艺会将多晶硅层210的一部分予以掩模，此时对一第二部分(如栅极堆叠沟槽212)来进行作业。在一实施例中，多晶硅层210的图形化是借由使用一适当的工艺例如旋转涂布法(spin-oncoating)来沉积一光致抗蚀剂层，然后借由一适当的光刻图形化的方法来形成一图形化的光致抗蚀剂掩模结构物。然后，可借由一蚀刻工艺，在多道工艺步骤或一系列的各种适当步骤中，将上述光致抗蚀剂的图形转移至下方的介电层。在一实施例中，上述工艺包含使用一硬掩模。之后，可剥除上述光致抗蚀剂层。方法100进行到步骤114，是在栅极堆叠沟槽212内形成一金属栅极填充层 214(请参考图2与图9)。金属栅极填充层214可包含一金属，例如为TaN、TiN、Ti、TiAl、 TiAIN、或上述之组合。在一实施例中，金属栅极填充层214是包含被形成厚度范围为 Inm 5nm的TaN。在一取代性的实施例中，金属栅极填充层214是包含被形成厚度范围为 2nm 20nm的TiN、Ti、TiAl、或TiAIN。金属栅极填充层214的形成是可借由化学气相沉禾只(chemicalvapor deposition ；CVD)技术、物 里气才画沉禾只(physical vapor deposition ； PVD)技术、原子层沉积(atomic layer deposition ；ALD)技术、镀膜(plating)技术、及 / 或其他适当的工艺。光刻及/或蚀刻步骤亦可以用来图形化金属栅极填充层214。然后，方法100进行到步骤116，是以一栅极216来填充栅极堆叠沟槽212，并在栅极216的上方形成一接点218(请参考图2与图10)。应了解的是，上述栅极堆叠结构是包含形成于栅极堆叠沟槽212中的一介电/界面层208、一金属栅极填充层214与一栅极216， 其中介电/界面层208是栅介电界面/高介电常数层。栅极216是被架构来连接金属内连线(如多层内连线)的接点218。栅极216是包含铝。然而，在其他实施例中，栅极216可包含一金属例如Cu、W、Ti、Ta、TiN, TaN, NiSi、CoSi、其他适当的导体材料、或上述的组合。 栅极216的形成是可借由化学气相沉积(chemical vapordeposition ；CVD)技术、物理气相沉禾只(physical vapor deposition ；PVD)技术、原子层沉禾只(atomic layer deposition ； ALD)技术、镀膜(plating)技术、及/或其他适当的工艺。光刻及/或蚀刻步骤亦可以用来图形化金属栅极216。栅极216可具有一多层结构，其形成于与有源区206偏离的一位置， 例如位于隔离结构204的上方，并可以在一多道步骤的工艺中来形成。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本发明所属技术领域中普通技术人员，在不脱离本发明之精神和范围内，当可作些许的更动与润饰， 因此本发明之的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种半导体装置，其为栅极偏移结构的半导体装置，包含 一基底；一隔离构造，形成于该基底；一有源区，形成于该基底并实质上邻接该隔离构造；一界面层，形成于该基底上及该隔离构造与该有源区的上方；一多晶硅层，形成于该界面层上及该隔离构造与该有源区的上方一沟槽，形成于该隔离构造上方的该多晶硅层中，该沟槽延伸至该界面层；一填充层，沿着该沟槽的轮廓形成，但未填满该沟槽；以及一金属栅极，形成于该沟槽中。
2.如权利要求1所述的半导体装置，其中该基底为硅，且具有一上表面；该隔离构造具有一上表面，其低于该基底的上表面；以及该有源区是借由形成于该基底的一源极区与一漏极区所形成。
3.如权利要求1或2所述的半导体装置，还包含 一接点，形成于该金属栅极上。
4.如权利要求1或2所述的半导体装置，其中该隔离构造是一浅沟槽隔离构造。
5.如权利要求1或2所述的半导体装置，其中该界面层包含一氧化硅层与一高介电常数材料层。
6.如权利要求5所述的半导体装置，其中该氧化硅层包含Si02、SiON、或上述的组合，且其厚度范围为5人 20人;以及该高介电常数材料层包含HfO2JrO2、或上述的组合，且其厚度范围为5人~40入。
7.如权利要求1或2所述的半导体装置，其中该填充层包含厚度范围为Inm 5nm的 TaN、厚度范围为2nm 20nm的TiN、厚度范围为2nm 20nm的Ti、厚度范围为2nm 20nm 的TiAl、或厚度范围为2nm 20nm的TiAIN。
8.一种半导体装置的制造方法，包含 提供一基底；在该基底形成一隔离构造；在该基底形成一有源区，该有源区实质上邻接该隔离构造； 在该基底上及该隔离构造与该有源区的上方，形成一界面层； 在该界面层上及该隔离构造与该有源区的上方，形成一多晶硅层； 该隔离构造上方的该多晶硅层中，形成一沟槽，该沟槽延伸至该界面层； 在该沟槽中形成一填充层；以及在该沟槽中形成一金属栅极。
9.如权利要求8所述的半导体装置的制造方法，其中将该隔离构造形成为一浅沟槽隔离构造；将该界面层形成为包含一氧化硅层与一高介电常数材料层；以及该填充层包含厚度范围为Inm 5nm的TaN、厚度范围为2nm 20nm的TiN、厚度范围为2nm 20nm的Ti、厚度范围为2nm 20nm的TiAl、或厚度范围为2nm 20nm的TiAIN。
10.如权利要求9所述的半导体装置的制造方法，其中该氧化硅层包含Si02、SiON、或上述的组合，且其厚度范围为5A 20A;以及该高介电常数材料层包含HfO2JrO2、或上述的组合，且其厚度范围为5人 40入。
全文摘要
本发明公开了半导体装置及其制造方法，该半导体装置为一种栅极偏移结构的半导体装置，其包含一基底与形成于上述基底的一隔离构造。一有源区是形成于上述基底并实质上邻接上述隔离构造，一界面层是形成于上述基底上及上述隔离构造与上述有源区的上方，一多晶硅层是形成于上述界面层上及上述隔离构造与上述有源区的上方，一沟槽是形成于上述隔离构造上方的上述多晶硅层中，上述沟槽延伸至上述界面层，一填充层是沿着上述沟槽的轮廓形成，而一金属栅极是形成于上述沟槽中。本发明是在未明显增加装置的制造成本的情况下，可抵御高电压，并可提供优于传统装置的性能。
文档编号H01L29/78GK102347360SQ20101056967
公开日2012年2月8日 申请日期2010年11月24日 优先权日2010年7月29日
发明者庄学理, 张立伟, 朱鸣, 杨宝如, 陈俊宏 申请人:台湾积体电路制造股份有限公司