专利名称：浅沟槽隔离结构的形成方法
技术领域：
本发明涉及半导体技术，特别涉及一种浅沟槽隔离结构的形成方法。
背景技术：
图1 图6为现有技术中浅沟槽隔离(STI)结构的形成方法的过程剖面示意图， 该方法主要包括以下步骤步骤1001，参见图1，提供一半导体衬底101，在半导体衬底101内形成N阱102和 P阱103，然后在半导体衬底101上依次形成垫氧化物(PadOxide)层104和氮化物层105。在本步骤中，首先采用双阱工艺来定义N型金属氧化物半导体(NMOQ管和P型金属氧化物半导体(PMOS)管的有源区，从而得到N阱102和P阱103。然后采用热氧化工艺在半导体衬底101上形成二氧化硅作为垫氧化物层104，然后在垫氧化物层104之上沉积氮化硅作为氮化物层105。其中，氮化物层105用于在后续步骤中作为化学机械研磨(CMP)的停止层，垫氧化物层104用于在后续步骤中作为氮化物层105的刻蚀停止层。步骤1002，参见图2，依次对氮化物层105、垫氧化物层104和半导体衬底101刻
蚀，形成沟槽。在本步骤中，首先对氮化物层105进行刻蚀，然后以刻蚀后的氮化物层105作为掩膜，对垫氧化物层104和半导体衬底101刻蚀，从而形成沟槽。如图2所示，虚线圆环301所示区域为PMOS管的区域，虚线圆环302所示区域为 NMOS管的区域，第一沟槽201位于PMOS管的区域内，用于将PMOS管与第一沟槽201左侧的其他半导体结构隔离开，第三沟槽203位于NMOS管的区域内，用于将NMOS管与第三沟槽203右侧的其他半导体结构隔离开，而第二沟槽202位于PMOS管和NMOS管之间，用于将 PMOS管和NMOS管隔离开。步骤1003，参见图3，在沟槽内壁以及氮化物层105的表面形成内衬氧化物(Liner Oxide)层 106。内衬氧化物层106的主要成分为二氧化硅。内衬氧化物层106的形成可通过热氧化工艺来实现。内衬氧化物层106覆盖在沟槽内壁上，用于修补刻蚀过程中对沟槽内壁造成的损伤。步骤1004，参见图4，沉积成氧化物107，并进行退火。氧化物105的主要成分为二氧化硅。沉积所形成的氧化物107填充在沟槽中，以及覆盖在氮化物层105之上的内衬氧化物层106的表面。在实际生产过程中，可采用高密度等离子体(HDP)化学气相沉积(CVD)工艺沉积氧化物107，采用HDP CVD工艺所沉积的氧化物107通常具有压应力。也可采用高纵深比 (HARP)化学气相沉积(CVD)工艺沉积氧化物107，采用HARP CVD工艺所沉积的氧化物107通常具有张应力。步骤1005，参见图5，采用化学机械研磨(CMP)工艺实现半导体衬底101表面的平坦化。在本步骤中，采用CMP工艺对氧化物107进行研磨，且将氮化物层105表面的内衬氧化物层106完全去除，内衬氧化物层106仅保留在沟槽的侧壁上。步骤1006，参见图6，对氮化物层105刻蚀，将氮化物层105去除。氮化物层103的去除方法通常为采用热磷酸湿法刻蚀。在实际应用中，STI结构的形成方法可能还包括其他步骤，由于其他步骤和本发明无关，故不再一一详细介绍。至此，本流程结束。然而，在上述步骤中，所沉积的氧化物107同时填充至PMOS管的区域内的第一沟槽201、PM0S管和NMOS之间的第二沟槽202、NM0S管的区域内的第三沟槽203，因此这三个沟槽内的氧化物所产生的应力种类是相同的，例如，这三个沟槽内的氧化物可能都具有压应力，或者这三个沟槽内的氧化物可能都具有张应力。但是，当后续在半导体衬底中形成沟道后，沟槽内的氧化物所产生的应力将会作用于沟道中，当在沟道中施加张应力时，会增大电子的迁移率而减小空穴的迁移率，当在沟道中施加压应力时，会增大空穴迁移率而减小电子的迁移率，又因为NMOS管的沟道中的载流子为电子，PMOS管的沟道中的载流子为空穴，可见，如果所沉积的氧化物107产生压应力，则能够提高PMOS管沟道中载流子的迁移率，以达到提高PMOS管的响应速率并减少功耗的目的，但是降低了 NMOS管沟道中载流子的迁移率，降低了 NMOS管的响应速率并增大了功耗。相反地，如果所所沉积的氧化物107产生张应力，能够提高NMOS管的响应速率并减少功耗，但是降低了 PMOS管的响应速率并增大了功耗。总之，采用现有技术中的STI结构的形成方法在提高NMOS管性能的同时，会降低 PMOS管的性能，或者在提高PMOS管性能的同时，会降低NMOS管的性能。
发明内容
有鉴于此，本发明提供一种浅沟槽隔离结构的形成方法，以在提高NMOS管性能的同时，不降低PMOS管的性能，或者在提高PMOS管性能的同时，不降低NMOS管的性能。为达到上述目的，本发明的技术方案是这样实现的一种浅沟槽隔离结构的形成方法，该方法包括在半导体衬底上依次形成垫氧化物层和氮化物层，并对所述氮化物层、垫氧化物层和半导体衬底刻蚀，形成位于P型金属氧化物半导体PMOS管区域内的第一沟槽、PMOS管和N型金属氧化物半导体NMOS管之间的第二沟槽、以及位于NMOS管区域内的第三沟槽；在所述第一、二、三沟槽内壁形成内衬氧化物层后，在所述第一、二、三沟槽中填充氧化物；去除所述氮化物层；若所述填充的氧化物具有张应力，则向PMOS管的半导体衬底注入硅离子并进行退火；若所述填充的氧化物具有压应力，则向NMOS管的半导体衬底注入硅离子并进行退火。
所述在第一、二、三沟槽中填充的氧化物具有张应力；所述具有张应力的氧化物的形成方法为采用高纵深比HARP化学气相沉积CVD工艺沉积氧化物后，进行退火。所述HARP CVD工艺的温度为450°C至550°C，压力为100至300兆帕MPa。所述沉积氧化物后进行退火的温度为600°C至1100°C，退火的时间为30分钟至 180分钟，退火的环境为氮气流。所述向PMOS管的半导体衬底注入硅离子并进行退火的方法为在半导体衬底上形成光阻胶ra之后，对ra进行曝光、显影，曝光、显影后的ra将 PMOS管暴露出来；向半导体衬底注入硅离子；去除ra后，进行退火。所述半导体衬底中被注入离子区域的下边界与半导体衬底表面的距离小于50纳米。所述去除ra后进行退火的温度为600°C至900°C，退火的时间为30分钟至200分
钟，退火的环境为氮气流。所述在第一、二、三沟槽中填充的氧化物具有压应力；所述具有压应力的氧化物的形成方法为采用高密度等离子体HDP化学气相沉积 CVD工艺沉积氧化物后，进行退火。所述沉积氧化物后进行退火的温度为600°C至1100°C，退火的时间为30分钟至 180分钟，退火的环境为氮气流。所述向NMOS管的半导体衬底注入硅离子并进行退火的方法为在半导体衬底上形成光阻胶ra之后，对ra进行曝光、显影，曝光、显影后的ra将 NMOS管暴露出来；向半导体衬底注入硅离子；去除I3R后，进行退火。所述半导体衬底中被注入离子区域的下边界与半导体衬底表面的距离小于50纳米。所述去除ra后进行退火的温度为600°C至900°C，退火的时间为30分钟至200分
钟，退火的环境为氮气流。在本发明所提供的一种浅沟槽隔离结构的形成方法中，在半导体衬底上依次形成垫氧化物层和氮化物层，并对所述氮化物层、垫氧化物层和半导体衬底刻蚀形成沟槽后，在沟槽中形成内衬氧化物层并填充氧化物，去除氮化物层后，若填充的氧化物具有张应力，则向PMOS管的半导体衬底注入硅离子并进行退火，若填充的氧化物具有压应力，则向NMOS管的半导体衬底注入硅离子并进行退火。这样，若填充的氧化物具有张应力，由于向PMOS管的半导体衬底注入硅离子， PMOS管的半导体衬底中被注入离子的区域形成无定形硅层，进行退火后，无定形硅层重结晶，在重结晶之后，会将作用于PMOS管的半导体衬底中张应力释放，则后续形成的PMOS管的沟道中没有张应力，但是NMOS管的沟道中还是具有张应力的，可见，本发明在提高NMOS 管性能的同时，没有降低PMOS管的性能。同时，若填充的氧化物具有压应力，由于向NMOS管的半导体衬底注入硅离子，NMOS管的半导体衬底中被注入离子的区域形成无定形硅层， 进行退火后，无定形硅层重结晶，在重结晶之后，会将作用于NMOS管的半导体衬底中压应力释放，则后续形成的NMOS管的沟道中没有压应力，但是PMOS管的沟道中还是具有压应力的，可见，本发明在提高PMOS管性能的同时，没有降低NMOS管的性能。
图1 图6为现有技术中浅沟槽隔离(STI)结构的形成方法的过程剖面示意图。图7为本发明所提供的一种浅沟槽隔离结构的形成方法的流程图。图8 图17为本发明中浅沟槽隔离(STI)结构的形成方法实施例的过程剖面示意图。
具体实施例方式为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明所述方案作进一步地详细说明。本发明的核心思想为在实际生产中，我们总是期望向NMOS管的沟道施加张应力，以增大NMOS管沟道中载流子的迁移率，期望向P型金属氧化物半导体PMOS管的沟道施加压应力，增大PMOS管沟道中载流子的迁移率，以达到提高响应速率并减少功耗的目的。 在本发明中，若填充的氧化物具有张应力，向PMOS管的半导体衬底注入硅离子，PMOS管的半导体衬底中被注入离子的区域形成无定形硅层，进行退火后，无定形硅层重结晶，在重结晶之后，会将作用于PMOS管的半导体衬底中张应力释放，则后续形成的PMOS管的沟道中没有张应力，但是NMOS管的沟道中还是具有张应力的。若填充的氧化物具有压应力，向NMOS 管的半导体衬底注入硅离子，NMOS管的半导体衬底中被注入离子的区域形成无定形硅层， 进行退火后，无定形硅层重结晶，在重结晶之后，会将作用于NMOS管的半导体衬底中压应力释放，则后续形成的NMOS管的沟道中没有压应力，但是PMOS管的沟道中还是具有压应力的。图7为本发明所提供的一种浅沟槽隔离结构的形成方法的流程图。该方法包括以下步骤 步骤11，在半导体衬底上依次形成垫氧化物层和氮化物层，并对所述氮化物层、垫氧化物层和半导体衬底刻蚀，形成位于PMOS管区域内的第一沟槽、PMOS管和NMOS管之间的第二沟槽、以及位于NMOS管区域内的第三沟槽。步骤12，在所述第一、二、三沟槽内壁形成内衬氧化物层后，在所述第一、二、三沟槽中填充氧化物。步骤13，去除所述氮化物层。步骤14，若所述填充的氧化物具有张应力，则向PMOS管的半导体衬底注入硅离子并进行退火；若所述填充的氧化物具有压应力，则向NMOS管的半导体衬底注入硅离子并进行退火。至此，本流程结束。图8 图17为本发明中浅沟槽隔离(STI)结构的形成方法实施例的过程剖面示意图，该实施例包括
步骤2001，参见图8，在半导体衬底101内形成N阱102和P阱103，然后在半导体衬底101上依次形成垫氧化物(Pad Oxide)层104和氮化物层105。步骤2002，参见图9，依次对氮化物层105、垫氧化物层104和半导体衬底101刻蚀，形成沟槽。第一沟槽201位于PMOS管的区域(图示虚线圆环301)内，用于将PMOS管与第一沟槽201左侧的其他半导体结构隔离开，第三沟槽203位于NMOS管的区域(图示虚线圆环 302)内，用于将NMOS管与第三沟槽203右侧的其他半导体结构隔离开，而第二沟槽202位于PMOS管和NMOS管之间，用于将PMOS管和NMOS管隔离开。步骤2003，参见图10，在沟槽内壁以及氮化物层105的表面形成内衬氧化物 (Liner Oxide)层 106。步骤2004，参见图11，采用HARP CVD工艺沉积氧化物107，并进行退火。采用HARP CVD工艺所沉积的氧化物107通常具有张应力。优选地，HARP CVD工艺的温度为450°C至550°C，压力为100至300兆帕(MPa)。退火的温度为600°C至1100°C，退火的时间为30分钟至180分钟，退火的环境为
氮气流。步骤2005，参见图12，采用化学机械研磨(CMP)工艺实现半导体衬底101表面的平坦化。沟槽中填充的氧化物107所产生的张应力作用于沟槽两侧的半导体衬底101中， 后续当完成STI结构的制作后，在半导体衬底101中还会形成沟道，沟槽中填充的氧化物 107所产生的张应力会作用于沟道中。步骤2006，参见图13，对氮化物层105刻蚀，将氮化物层105去除。步骤2007，参见图14，旋涂光阻胶(PR) 108。步骤2008，参见图15，对I3R 108进行曝光、显影，曝光、显影后的rai08将PMOS管
暴露出来。步骤2009，参见图16，向整个半导体衬底101表面进行离子注入。注入的离子为硅离子。其中，NMOS管、PMOS管和NMOS管之间区域由于被I3R 108覆盖而未被注入离子， PMOS管由于暴露出来而被注入离子，图16中所示阴影部分为被注入离子的区域，由于硅离子的注入，半导体衬底中被注入离子的区域形成无定形硅层。本步骤对离子注入的剂量没有限定，对离子注入的能量也没有限定，只要保证最大注入深度小于50纳米即可。如图16所示出，所述最大注入深度为在半导体衬底中被注入离子区域的下边界与半导体衬底表面的距离d。步骤2010，参见图17，灰化I3R 108，将I3R 108去除，然后进行退火。本步骤中进行退火的目的的为使得无定形硅层重结晶，在重结晶之后，会将作用于PMOS管的半导体衬底中张应力释放，则后续形成的PMOS管的沟道中没有张应力。退火的温度为600°C至900°C，退火的时间为30分钟至200分钟，退火的环境为氮气流。至此，本流程结束。需要说明的是，本实施例仅以释放PMOS管半导体衬底中的张应力为例说明，应用本发明所提供的方法也可释放NMOS管半导体衬底中的压应力，当释放NMOS管半导体衬底中的压应力时，执行步骤与上述实施例大致相同，与上述实施例的区别点主要为在上述步骤2004中，若采用HDP CVD工艺沉积氧化物107，则所沉积的氧化物107 通常具有压应力。在上述步骤2008中，对I3R 108进行曝光、显影，曝光、显影后的I3R 108将NMOS管
暴露出来。PMOS管、PMOS管和NMOS管之间区域由于被PR 108覆盖而未被注入离子，NMOS管由于暴露出来而被注入离子，半导体衬底中被注入离子的区域形成无定形硅层。则在后续步骤中，将ra 108去除后，再进行退火，使得无定形硅层重结晶，在重结晶之后，会将作用于NMOS管的半导体衬底中压应力释放，因此后续形成的NMOS管的沟道中没有压应力。其他步骤与上述实施例相同，相应的优选工艺参数也相同，可参考上述实施例的介绍，此处不予赘述。综上，根据本发明所提供的技术方案，在半导体衬底上依次形成垫氧化物层和氮化物层，并对所述氮化物层、垫氧化物层和半导体衬底刻蚀形成沟槽后，在沟槽中形成内衬氧化物层并填充氧化物，去除氮化物层后，若填充的氧化物具有张应力，则向PMOS管的半导体衬底注入硅离子并进行退火，若填充的氧化物具有压应力，则向NMOS管的半导体衬底注入硅离子并进行退火。这样，若填充的氧化物具有张应力，由于向PMOS管的半导体衬底注入硅离子， PMOS管的半导体衬底中被注入离子的区域形成无定形硅层，进行退火后，无定形硅层重结晶，在重结晶之后，会将作用于PMOS管的半导体衬底中张应力释放，则后续形成的PMOS管的沟道中没有张应力，但是NMOS管的沟道中还是具有张应力的，可见，本发明在提高NMOS 管性能的同时，没有降低PMOS管的性能。同时，若填充的氧化物具有压应力，由于向NMOS 管的半导体衬底注入硅离子，NMOS管的半导体衬底中被注入离子的区域形成无定形硅层， 进行退火后，无定形硅层重结晶，在重结晶之后，会将作用于NMOS管的半导体衬底中压应力释放，则后续形成的NMOS管的沟道中没有压应力，但是PMOS管的沟道中还是具有压应力的，可见，本发明在提高PMOS管性能的同时，没有降低NMOS管的性能。以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种浅沟槽隔离结构的形成方法，该方法包括在半导体衬底上依次形成垫氧化物层和氮化物层，并对所述氮化物层、垫氧化物层和半导体衬底刻蚀，形成位于P型金属氧化物半导体PMOS管区域内的第一沟槽、PMOS管和N 型金属氧化物半导体NMOS管之间的第二沟槽、以及位于NMOS管区域内的第三沟槽；在所述第一、二、三沟槽内壁形成内衬氧化物层后，在所述第一、二、三沟槽中填充氧化物；去除所述氮化物层；若所述填充的氧化物具有张应力，则向PMOS管的半导体衬底注入硅离子并进行退火； 若所述填充的氧化物具有压应力，则向NMOS管的半导体衬底注入硅离子并进行退火。
2.根据权利要求1所述的方法，其特征在于，所述在第一、二、三沟槽中填充的氧化物具有张应力；所述具有张应力的氧化物的形成方法为采用高纵深比HARP化学气相沉积CVD工艺沉积氧化物后，进行退火。
3.根据权利要求2所述的方法，其特征在于，所述HARPCVD工艺的温度为450°C至 550°C，压力为100至300兆帕MPa。所述沉积氧化物后进行退火的温度为600°C至1100°C，退火的时间为30分钟至180分钟，退火的环境为氮气流。
4.根据权利要求3所述的方法，其特征在于，所述向PMOS管的半导体衬底注入硅离子并进行退火的方法为在半导体衬底上形成光阻胶I3R之后，对I3R进行曝光、显影，曝光、显影后的I3R将PMOS 管暴露出来；向半导体衬底注入硅离子；去除I3R后，进行退火。
5.根据权利要求4所述的方法，其特征在于，所述半导体衬底中被注入离子区域的下边界与半导体衬底表面的距离小于50纳米。
6.根据权利要求5所述的方法，其特征在于，所述去除ra后进行退火的温度为600°C 至900°C，退火的时间为30分钟至200分钟，退火的环境为氮气流。
7.根据权利要求1所述的方法，其特征在于，所述在第一、二、三沟槽中填充的氧化物具有压应力；所述具有压应力的氧化物的形成方法为采用高密度等离子体HDP化学气相沉积CVD 工艺沉积氧化物后，进行退火。
8.根据权利要求7所述的方法，其特征在于，所述沉积氧化物后进行退火的温度为 600°C至1100°C，退火的时间为30分钟至180分钟，退火的环境为氮气流。
9.根据权利要求8所述的方法，其特征在于，所述向NMOS管的半导体衬底注入硅离子并进行退火的方法为在半导体衬底上形成光阻胶I3R之后，对I3R进行曝光、显影，曝光、显影后的I3R将NMOS 管暴露出来；向半导体衬底注入硅离子；去除I3R后，进行退火。
10.根据权利要求9所述的方法，其特征在于，所述半导体衬底中被注入离子区域的下边界与半导体衬底表面的距离小于50纳米。
11.根据权利要求10所述的方法，其特征在于，所述去除PR后进行退火的温度为 600°C至900°C，退火的时间为30分钟至200分钟，退火的环境为氮气流。
全文摘要
本发明公开了一种浅沟槽隔离结构的形成方法，在半导体衬底上依次形成垫氧化物层和氮化物层，并对氮化物层、垫氧化物层和半导体衬底刻蚀，形成位于PMOS管区域内的第一沟槽、PMOS管和NMOS管之间的第二沟槽、以及位于NMOS管区域内的第三沟槽；在第一、二、三沟槽内壁形成内衬氧化物层后，在第一、二、三沟槽中填充氧化物；去除氮化物层；若填充的氧化物具有张应力，则向PMOS管的半导体衬底注入硅离子并进行退火；若填充的氧化物具有压应力，则向NMOS管的半导体衬底注入硅离子并进行退火。采用本发明公开的方法在提高NMOS管性能的同时，不降低PMOS管的性能，或在提高PMOS管性能的同时，不降低NMOS管的性能。
文档编号H01L29/78GK102543821SQ20101060163
公开日2012年7月4日 申请日期2010年12月22日 优先权日2010年12月22日
发明者李敏 申请人:中芯国际集成电路制造(上海)有限公司