专利名称：半导体结构及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种半导体结构及其制造方法。
背景技术：
为了提高超大规模集成电路效率及降低制造成本，互补金属氧化物半导体晶体管栅距越来越小。但是，栅距减小导致短沟道效应，使得器件性能降低。SOI (Semiconductor On hsulator，绝缘体上半导体)技术是指在一层绝缘层上的半导体膜上制作器件和电路。由于绝缘体层的存在，器件与体硅之间实现了完全的介质隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS的闩锁效应。另外，Fully Depleted SOI (FD-SOI)器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄体和双栅的全耗尽绝缘体上硅MOSFETs吸引了广泛关注。通过在超薄S0IM0SFET器件中的超薄氧化物埋层(BOX)下提供半导体埋层，并在半导体埋层中形成掺杂的NFET背栅和PFET背栅，能够有效调整阈值电压并抑制短沟道效应。但是这种情况下器件和背栅之间难以进行有效隔离，导致背栅的控制难度很大。M. Khater 等人在“FDS0I CMOS with Dielectrically-Isolated Back gates and 3Onm Lg High-k/Metal Gate(2010Symposium on VLSI Technology Digest of Technical Papers，43-44”中提出了一种双深度的STI与双BOX衬底结合的结构。如图1所示，在衬底 100上有第一埋层101，第一埋层101上为半导体埋层，半导体埋层被第一 STI隔离105分隔并形成P+掺杂的背栅102’和η+掺杂的背栅102，半导体埋层上为第二埋层103，上面为 SOI层104，栅堆叠结构形成在SOI层104上。在背栅102和背栅102，与SOI层104之间还通过第二隔离结构106进行隔离。这种结构能够有效控制NFET和PFET的背栅而不会引起漏电流增大。但是采用这种方法时，由于半导体制造工艺对STI结构的腐蚀作用，可能在形成接触塞时STI结构已被腐蚀至半导体埋层所在位置，导致源/漏接触与半导体埋层之间短路。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以克服上述现有技术中的问题，特别是避免在形成接触孔时造成源/漏接触与位于氧化物埋层下方的半导体埋层之间的短路。根据本发明的一方面，提供了一种半导体结构，在SOI衬底上形成，所述SOI衬底自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底，所述半导体结构包括 源/漏区，形成于所述SOI层中；栅极，形成于所述SOI层上，并且所述源/漏区位于栅极的两侧；背栅区，由所述半导体埋层的低电阻化的区域形成；第一隔离结构和第二隔离结构， 位于所述源/漏区的两侧且延伸进入所述SOI衬底中；其中所述第一隔离结构和第二隔离结构，分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离结构与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间。
根据本发明的另一方面，还提供了一种半导体结构的制造方法，包括提供SOI衬底，自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底；刻蚀所述SOI衬底以形成第一预备凹槽和第二预备凹槽；在所述第一预备凹槽和第二预备凹槽内，各向同性刻蚀或侧向刻蚀所述SOI衬底，将所述第一预备凹槽和第二预备凹槽形成为第一隔离凹槽和第二隔离凹槽，其中，所述第一隔离凹槽和第二隔离凹槽分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离凹槽还与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间；在所述第一隔离凹槽和第二隔离凹槽中填充介质材料以形成第一隔离结构和第二隔离结构；将所述半导体埋层低电阻化，形成背栅区；在所述第一隔离结构和第二隔离结构之间所述SOI层上形成栅极；在所述第一隔离结构和第二隔离结构之间的SOI层上形成源漏区。在本发明实施例的方法中，所述第一隔离凹槽和第二隔离凹槽分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离凹槽还与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间。根据本发明实施例的半导体结构及其制造方法，由于第三侧面位于第一侧面和第二侧面之间，因此可见本发明实施例的隔离结构在SOI层中，侧向侵入半导体埋层中，以使得在SOI层的下方半导体埋层的两侧被隔离结构的介质层占据，直接使得隔离结构的底部增大。在常规的半导体制造工艺中，在形成STI之后包括栅极刻蚀、源漏形成等工艺中， STI结构被腐蚀，一旦STI被腐蚀至半导体埋层，在形成源漏接触孔时光刻如果发生少许错位，容易造成源漏区与背栅区之间的短路。本发明的实施例提供的半导体结构及其制造方法，嵌入于半导体埋层的隔离结构侧向增大。在这种情况下，即使STI结构被腐蚀至半导体埋层，也不容易造成源漏区与背栅区之间的短路，大大提高了集成电路产品的良品率。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中图1为现有技术中一种包含背栅的半导体器件结构剖视图；图2和图3为根据本发明的实施例得到的半导体结构剖视图；图4为现有技术中形成接触孔时，光刻错位的情况下源漏区与半导体埋层之间短路的示意图；图5为本发明实施例中形成接触孔时，光刻错位的情况下源漏区与半导体埋层之间的结构示意图；图6-14示出了根据本发明实施例制造半导体结构的流程中各步骤对应的结构剖视图。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。本发明的实施例的半导体结构及其制造方法，通过将嵌入于半导体埋层中隔离结构侧向增大，以使得半导体埋层的两侧区域也被隔离材料占据，那么即使在制造工艺中可能造成STI结构被腐蚀至半导体埋层，也不至于导致源漏接触和背栅区之间的短路，因而能够大大提高SOI器件的良品率。如图2所示，为根据本发明的一个实施例得到的一种半导体结构。该半导体结构包括SOI衬底1010、MOSFET器件1020、背栅区1030、第一隔离结构1041和第二隔离结构 1042。其中，该SOI衬底自上而下依次包括SOI层1011、氧化物埋层1012、半导体埋层 1013和半导体衬底1014。MOSFET器件1020形成于所述SOI层上。背栅区1030为所述半导体埋层1013低电阻化后形成的区域。所述第一隔离结构1041和第二隔离结构1042，位于所述M0SFET1020的两侧且嵌入于所述SOI衬底1010中。其中所述第一隔离结构1041和第二隔离结构1042，分别与所述SOI层1011侧接于第一侧面Sl和第二侧面S2，所述第一隔离结构1041与所述半导体埋层1013侧接于第三侧面S3，所述第三侧面S3位于所述第一侧面Sl和第二侧面S2之间。在本发明的实施例中，半导体衬底1014可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI (绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底1014 可以包括各种掺杂配置。此外，衬底1014可以可选地包括外延层，可以被应力改变以增强性能。在本发明的实施例中，衬底1014优选为体Si ；半导体埋层1013优选为SiGe、多晶Si 或非晶Si等材料；氧化物埋层1012优选为SiO2 ；SOI层1011优选为Si、SiGe或多晶Si。 其中，所述SOI层1011的可以厚度为5-20nm，所述氧化物埋层1012的厚度可以为5-30nm， 所述半导体埋层1013的厚度可以为lO-lOOnm。所述MOSFET器件1020包括栅堆叠1021和源漏区1022，栅堆叠1021位于所述SOI 层1011上，所述源漏区1022位于所述栅堆叠1021两侧的SOI层1011中。优选地，对于pMOSFET，所述背栅区1030可以掺杂B，对于nMOSFET，所述背栅区 1030可以掺杂P或As。背栅区1030的形成有利于通过背栅电压进一步控制栅极下方的沟道区电场，从而对短沟道效应进行有效调节，同时还能够达到对器件阈值电压进行控制的目的。优选地，所述源漏区的表面高于所述SOI层的表面，提升的源漏区有利于进一步降低源漏接触电阻。优选地，所述第一隔离结构1041和第二隔离结构1042嵌入于所述半导体埋层 1013中的部分宽度为80-200nm，所述第一隔离结构1041和第二隔离结构1042位于所述半导体埋层1013以上的部分宽度为20-100nm。
本发明的实施例还进一步包括接触塞1060形成于层间介质层1050中，并与栅极 1021或源漏区1022接触。在上述方案中，优选地，第一侧面Si、第二侧面S2和第三侧面S3可以基本与SOI 层1011所在表面基本垂直，所述“基本垂直”为在本领域技术工艺能够接受的误差范围内。在上述方案中，优选地，第二隔离结构1042与半导体埋层1013侧接于第四侧面 S4，第二四侧面S4位于第二侧面S2与第三侧面S3之间。并且，所述第四侧面S4基本垂直于所述SOI层1011所在表面。所述“基本垂直”的涵义同上。如图3所示，为根据本发明另一实施例得到的半导体结构。与图2不同之处在于， 第一隔离结构1041与氧化物埋层1012侧接的面为所述第三侧面S3延伸而成。同样，所述第二隔离结构1042与氧化物埋层1012侧接的面为所述第四侧面S4延伸而成。这种情况下，当然也能够实现本发明。同理类推，只要位于所述氧化物埋层1012与所述半导体埋层 1013的接触面之下，隔离结构侧向嵌入所述接1012层的内部，半导体埋层1013的两侧被隔离材料侵入，以使得隔离结构侧向增大即可。本发明实施例提供的半导体结构，STI结构侧向嵌入于半导体埋层1013中，因此导致位于半导体埋层中的隔离结构侧向增大，因而能够大大减小源漏区1022与半导体埋层1013短路的可能性。如图4所示，按照现有技术形成的STI结构。在形成STI结构之后的工艺中，例如，栅极刻蚀、源漏接触的形成的过程中，各种光刻、刻蚀、腐蚀的过程很容易造成STI结构被腐蚀至低处(例如腐蚀至半导体埋层所在位置)，从而导致源漏接触与背栅区之间的短路，如图4中A处所示。在采用了本发明实施例所示的STI结构之后，即使STI 结构被腐蚀至如图5所示的形状，仍然不至于导致源漏接触与背栅区之间的短路，因而大大提高了器件的良品率。以下将结合图6-14详细描述根据本发明的一个实施例一种半导体结构的制造方法的详细过程。首先，如图6所示，提供SOI衬底1010，自上而下依次包括SOI层1011、氧化物埋层1012、半导体埋层1013和衬底1014。SOI层1011的形成方法可以采用现有任何技术，例如可以为智能剥离技术 Smartcut 技术，将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合， 其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而导致层分离，两个晶片中的另一个作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的氧化物埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片的顶部半导体层的厚度。衬底1014可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI (绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如ρ型衬底或者η型衬底)，衬底1014可以包括各种掺杂配置。此外，衬底1000可以可选地包括外延层，可以被应力改变以增强性能。在本发明的实施例中， 衬底1014优选为体Si ；半导体埋层1013优选为SiGe、多晶Si或非晶Si等材料；氧化物埋层1012优选为SiO2 ；SOI层1011优选为Si、SiGe或多晶Si。其中，所述SOI层1011的厚度为5-20nm，所述氧化物埋层1012的厚度为5-30nm，所述半导体埋层1013的厚度为lO-lOOnm。如图7所示，形成垫氧化物层1015和垫氮化物层1016，并在垫氮化物层1016上涂覆一层光刻胶1017，根据要形成的STI凹槽的顶部大小对光刻胶1017进行图案化处理，形成图案化的光刻胶图案。接着，如图8所示，在SOI衬底上形成第一预备凹槽1043和第二预备凹槽1044， 嵌于所述SOI衬底中。第一预备凹槽1043和第二预备凹槽1044的深度可以达到半导体埋层1013的顶部。这个刻蚀过程可以采用常规的各向异性刻蚀方法，例如反应离子刻蚀等。 具体地，以该光刻胶图案1017为掩模刻蚀所述SOI衬底1010形成第一预备凹槽1043和第二预备凹槽1044，所述第一预备凹槽1043和第二预备凹槽1044的顶部和底部宽度基本相同。进一步地，如图9所示刻蚀所述第一预备凹槽1043和第二预备凹槽1044，可以采用侧向刻蚀、各向同性干法或湿法进行刻蚀以形成第一隔离凹槽1045和第二隔离凹槽 1046，该第一隔离凹槽1045和第二隔离凹槽1046嵌入所述半导体埋层1013的部分侧向侵入所述半导体埋层中。接着去除光刻胶图案1017。优选地，第一隔离凹槽1045和第二隔离凹槽1046嵌入于所述半导体埋层1013中的部分宽度为80-200nm，第一隔离凹槽1045和第二隔离凹槽1046位于所述半导体埋层上的部分宽度为20-100nm。接着，在第一隔离凹槽1045和第二隔离凹槽1046中填充隔离介质，如氧化硅等， 从而形成浅沟槽隔离结构。具体地，如图10所示，在整个半导体结构上形成介质层1018，并进行平坦化处理至垫氮化物层1016。然后对垫氮化物层1016进行回刻至垫氧化物层1015， 最后将垫氧化物层1015去除，从而形成了如图11所示的第一隔离结构1041和第二隔离结构 1042。在进一步刻蚀形成第一隔离凹槽1045和第二隔离凹槽1046之后，第一隔离凹槽 1045和SOI层1011侧接于第一侧面Si，第二隔离凹槽1046与SOI层1011侧接于第二侧面S2，第一隔离凹槽1045和半导体埋层1013侧接于第三侧面S3，第二隔离凹槽1046与半导体埋层1013侧接于第四侧面S4。其中第三侧面S3位于第一侧面Sl和第二侧面S2之间。在上述方案中，优选地，第一侧面Si、第二侧面S2、第三侧面S3和第四侧面可以基本与SOI层1011所在表面基本垂直，所述“基本垂直”为采用本领域技术工艺能够达到的误差范围内。例如，这个“基本垂直”为采用侧向刻蚀、各向同性的干法或湿法腐蚀所能达到的基本垂直的效果。优选的，第二四侧面S4位于第二侧面S2与第三侧面S3之间。以上步骤形成了图2所示与其中的第一隔离结构和第二隔离结构共形的凹槽形状。替代地，为了形成如图3所示与其中的第一隔离结构和第二隔离结构共形的凹槽形状，在图8所示的步骤中，在形成第一预备凹槽1041和第二预备凹槽1042时，刻蚀深度较浅，例如第一预备凹槽1043和第二预备凹槽1044的深度可以仅达到氧化物埋层1012的顶部；然后，在图9所示的步骤中，进一步进行侧向或各向同性刻蚀，第一隔离凹槽1045与氧化物埋层1012侧接的面为所述第三侧面S3延伸而成。同样，所述第二隔离凹槽1046与氧化物埋层1012侧接的面为所述第四侧面S4延伸而成。对于本发明的实施例来说，进一步侧向或各项同性的刻蚀结果只要满足位于氧化物埋层1012和半导体埋层的接触界面以下的部分中，隔离凹槽与半导体埋层1013之间的接触侧面靠近将要形成的器件的中心即可。可见，在形成这样的第一隔离凹槽1045和第二隔离凹槽1046的情况下，填充介质层后形成的第一隔离结构1041和第二隔离结构1042的侧面与SOI层1011、半导体埋层 1012的侧界面，同样满足以上所述的凹槽的侧界面的情况。从而实现隔离结构侧向嵌入于半导体埋层中，使得半导体埋层与隔离结构的侧向接触界面朝向将要形成的器件中心移动。如图12所示，对半导体埋层1013进行掺杂从而形成背栅区1030。对于nMOSFET 可以掺入As或P离子，对于pMOSFET，可以掺入B离子。掺杂浓度在IOw IO21CnT3范围内。通过低电阻化形成背栅区1030，有利于通过背栅电压进一步控制栅极下方的沟道区电场，从而对短沟道效应进行有效调节，同时还能够达到对器件阈值电压进行控制的目的。背栅区1030的形成也可以在形成STI之前进行，并且由于在半导体埋层1013中进行了掺杂，因此在进行STI凹槽的刻蚀中能够控制刻蚀速率。然后，如图13所示，在所述SOI衬底上形成MOSFET器件1020的其他部分，例如可以包括栅极1021和位于所述栅极两侧的源漏区1022。源漏区1022的形成可以通过向栅极两侧的SOI层1011中进行离子注入形成，例如，对于pMOSFET，可以注入B离子，对于 nMOSFET，可以注入As或P离子。可选地，还可以进一步形成提升源漏区(图中未示出)，提升源漏区有助于进一步减小源漏区的接触电阻。进一步地，可以源漏区1022和栅极1021 形成金属硅化物接触(图中未示出)。如图14所示，进一步地，可以形成介质层1050和接触塞1060。本发明实施例提供的半导体结构的制造方法，通过进一步刻蚀STI凹槽，使得形成的STI结构侧向嵌入于半导体埋层1013中，即半导体埋层1012的两侧被STI的介质材料侵入，因而能够大大减小源漏区1022与半导体埋层1013短路的可能性。在采用了本发明实施例所示的STI结构之后，即使STI结构被腐蚀至如图5所示的形状，仍然不至于导致源漏接触与背栅区之间的短路，因而大大提高了器件的良品率。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种半导体结构，在SOI衬底上形成，所述SOI衬底自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底，所述半导体结构包括源/漏区，形成于所述SOI层中；栅极，形成于所述SOI层上，并且所述源/漏区位于栅极的两侧；背栅区，由所述半导体埋层的低电阻化的区域形成；第一隔离结构和第二隔离结构，位于所述源/漏区的两侧且延伸进入所述SOI衬底中；其中所述第一隔离结构和第二隔离结构，分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离结构与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间。
2.根据权利要求1所述的半导体结构，其中，所述第一侧面、第二侧面和第三侧面基本垂直于所述SOI层所在平面。
3.根据权利要求1所述的半导体结构，其中，所述第二隔离结构与所述半导体埋层侧接于第四侧面，所述第四侧面位于所述第一侧面与第二侧面之间并且与所述第三侧面相对，所述第四侧面基本垂直于所述SOI层所在平面。
4.根据权利要求1至3之一所述的半导体结构，其中，所述半导体埋层由晶体SiGe或晶体Si形成。
5.根据权利要求1至3之一所述的半导体结构，其中，对于pMOSFET，所述背栅区掺杂 B，对于nMOSFET，所述背栅区掺杂P或As。
6.根据权利要求1至3之一所述的半导体结构，其中，所述SOI层的厚度为5-20nm，所述氧化物埋层的厚度为5-30nm，所述半导体埋层的厚度为lO-lOOnm。
7.根据权利要求1至3之一所述的半导体结构，其中，所述第一隔离结构和第二隔离结构在所述半导体埋层中的部分宽度为80-200nm，所述第一隔离结构和第二隔离结构位于所述半导体埋层以上的部分宽度为20-100nm。
8.一种半导体结构的制造方法，包括提供SOI衬底，自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底；刻蚀所述SOI衬底以形成第一预备凹槽和第二预备凹槽；在所述第一预备凹槽和第二预备凹槽内，各向同性刻蚀或侧向刻蚀所述SOI衬底，将所述第一预备凹槽和第二预备凹槽形成为第一隔离凹槽和第二隔离凹槽，其中，所述第一隔离凹槽和第二隔离凹槽分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离凹槽还与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间；在所述第一隔离凹槽和第二隔离凹槽中填充介质材料以形成第一隔离结构和第二隔离结构；将所述半导体埋层低电阻化，形成背栅区；在所述第一隔离结构和第二隔离结构之间的所述SOI层上形成栅极；在所述第一隔离结构和第二隔离结构之间的SOI层上形成源漏区。
9.根据权利要求8所述的方法，其中，所述第一侧面、第二侧面和第三侧面基本垂直于所述SOI层所在平面。
10.根据权利要求8所述的方法，其中，所述第二凹槽与所述半导体埋层侧接于第四侧面，所述第四侧面位于所述第二侧面与第三侧面之间，所述第四侧面基本垂直于所述SOI 层所在平面。
11.根据权利要求8至10之一所述的方法，其中，所述形成背栅区的步骤包括对于 pMOSFET，对所述背栅区掺杂B，对于nMOSFET，对所述背栅区掺杂P或As。
12.根据权利要求11所述的方法，其中，对所述背栅区的掺杂中，掺杂浓度在IOw IO21CnT3范围内。
13.根据权利要求8至10之一所述的方法，其中，形成源/漏区包括进行离子注入，在所述SOI层中形成源漏区，所述源/漏区位于栅极的两侧；在所述源漏区上形成提升源漏区。
14.根据权利要求8至10中任一项所述的方法，所述各向同性刻蚀包括各向同性干法刻蚀或湿法刻蚀。
全文摘要
本发明公开了一种半导体结构及其制造方法，该半导体结构在SOI衬底上形成，所述SOI衬底自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底，所述半导体结构包括源/漏区，形成于所述SOI层中；栅极，形成于所述SOI层上，并且所述源/漏区位于栅极的两侧；背栅区，由所述半导体埋层的低电阻化的区域形成；第一隔离结构和第二隔离结构，位于所述源/漏区的两侧且延伸进入所述SOI衬底中；其中所述第一隔离结构和第二隔离结构，分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离结构与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间。本发明的实施例有助于避免源漏区与背栅区之间的短路。
文档编号H01L29/78GK102544097SQ20101061745
公开日2012年7月4日 申请日期2010年12月31日 优先权日2010年12月31日
发明者尹海洲, 朱慧珑, 梁擎擎, 骆志炯 申请人:中国科学院微电子研究所