半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别是涉及碳化硅功率半导体设备。
背景技术：
功率半导体设备是在高耐压且通大电流的用途中所使用的半导体元件，并期望处于低损耗。另外，最近，在高速逆变器中使用功率半导体设备。在这样的用途中还要求高速动作。功率半导体设备在现有技术中是使用硅(Si)基板而制作的。然而，近年，利用了碳化硅(SiC)基板的功率半导体设备受到关注，且开发不断取得进展(例如，参照专利文献1 4等)。碳化硅的材料自身的绝缘击穿电压与硅比高一个级别。故而，在使用碳化硅来制作了功率半导体设备的情况下，即使减薄pn结部或肖特基结部中的耗尽层，也能维持反耐压。因此，通过减薄设备的厚度并提高碳化硅层的掺杂浓度，能实现导通电阻低、高耐压且低损耗的功率半导体设备。另外，碳化硅的饱和电子速度大约是硅的2倍，从而能实现高速动作。专利文献1公开了提高沟道迁移率来降低导通电阻的碳化硅半导体装置。图37是用于说明专利文献1中所公开的碳化硅半导体装置的截面图。图37所示的碳化硅半导体装置1000是纵型的金属-绝缘体-半导体电场效应晶体管(Metal Insulator Semiconductor Field Effect Transistor，以下称为“MISFET，，)，具有平面构造。半导体装置1000具备含有η+型的SiC的半导体基板101。在半导体基板101的主表面上设置有由碳化硅构成的第1碳化硅层120。在第1碳化硅层120的表层部的给定区域中，形成有具有给定的深度的P型的体区域104。第1碳化硅层120的体区域104以外的部分成为η_型的漂移区域102。在体区域104的表面附近，形成有η+型的第1杂质区域(源极区域)103。另外，在体区域104内设置有接触区域207。按照覆盖体区域104的表层部分的方式，配置有连接第1杂质区域103和漂移区域102的第2碳化硅层105。在第2碳化硅层105的表面上隔着栅极氧化膜107而形成有栅极电极108。按照覆盖栅极电极108的方式，在第1碳化硅层120的表面上设置有层间绝缘膜109。在层间绝缘膜109设置有使第1杂质区域103以及接触区域207露出的接触孔，在接触孔内设置有第1欧姆电极(源极电极)122，进而设置有布线110。另外，将使栅极电极108露出的接触孔设置于层间绝缘膜109，并在接触孔内设置有布线112。在布线112和栅极电极108之间形成有金属硅化物层123。在半导体基板101的背表面形成有第2欧姆电极(漏极电极)111。在图37所示的半导体装置1000中，通过对第1欧姆电极122和栅极电极108之间施加电压，并对栅极氧化膜107施加电场，从而在第2碳化硅层105感应蓄积型沟道41，在第1欧姆电极122和第2欧姆电极111之间流过载流子。如此，通过以感应沟道的蓄积模式来使半导体装置1000动作，从而与以使导电型反转来感应沟道的反转模式进行动作的情况相比，能增大沟道迁移率，且使导通电阻降低。接下来，参照图38至图46来说明碳化硅半导体装置1000的制造方法。首先，如图38所示，准备含有η+型的SiC的半导体基板101，并通过外延生长法在主表面上形成由η_型的SiC构成的第1碳化硅层120。其后，形成对成为体区域104的区域进行了开口的第1注入掩模72。在以400°C至600°C的温度来加热半导体基板101的同时进行用于形成体区域104的离子注入。一般而言，由于有机抗蚀剂缺乏耐热性，因此不适于第1注入掩模72。故而，在第1碳化硅层120的主表面上形成硅氧化膜、聚合硅、氮化硅膜等的无机膜，并在该无机膜上形成有机抗蚀剂掩模，利用该有机抗蚀剂掩模来对无机膜进行蚀刻，从而去除有机抗蚀剂。由此，得到耐热性的第1注入掩模72。图38示出了去除有机抗蚀剂从而形成了体区域104后的截面。以下，离子注入用的掩模通过同样的方法而形成。第1碳化硅层120的除了体区域104以外的部分成为漂移区域102。如图39所示，在按照覆盖第1注入掩模72的方式将无机膜沉积于第1碳化硅层120的表面后，在无机膜上形成具有规定成为接触区域的区域的图案的有机抗蚀剂掩模(未图示)。使用有机抗蚀剂掩模，通过干蚀刻法来对无机膜进行各向异性蚀刻，从而来形成位于第1注入掩模72的侧壁的第1侧壁71、以及覆盖接触区域的第2注入掩模78。使用第1侧壁71和第2注入掩模78来在体区域104内对杂质进行离子注入，从而形成第1杂质区域103。接下来，如图40所示，在去除第1注入掩模72、第1侧壁71以及第2注入掩模78后，在第1碳化硅层120的表面上形成使成为接触区域的区域开口了的第3注入掩模73，并例如通过对第1碳化硅层120注入铝离子，来形成接触区域207。如图41所示，在去除了第3注入掩模73后，以1000°C以上的温度，例如以1700°C进行退火，并使到此为止所注入的杂质激活(未图示)。其后，在第1碳化硅层120的主表面上沉积第2碳化硅层105。如图42所示，形成规定第2碳化硅层105的光刻胶76，并通过干蚀刻来去除不需要的第2碳化硅层105。如图43所示，在第2碳化硅层105之上形成栅极氧化膜107，并在栅极氧化膜107之上形成栅极电极108。进而如图44所示，按照覆盖栅极电极108的方式在第1碳化硅层120的表面整体形成层间绝缘膜109。如图45所示，在层间绝缘膜109，形成使栅极电极108露出的接触孔109a、以及使接触区域207和第1杂质区域103露出的接触孔109b。如图46所示，在接触孔109b内形成第1欧姆电极122以及布线110，并在接触孔109a内形成金属硅化物层123以及布线112。另外，在半导体基板101的背表面形成第2欧姆电极111。由此，完成半导体装置1000。现有技术文献专利文献专利文献1日本特开平10-308510号公报专利文献2日本特许3773489号公报专利文献3日本特许3784393号公报专利文献4日本特许3527496号公报发明的概要
发明要解决的课题在半导体装置1000中，尽管接触区域207以底表面以及侧表面的一部分与体区域104接触，但与第1欧姆电极122仅以上表面接触。因此，为了将体区域104设为与第1欧姆电极122等电位，需要在与接触区域207的第1欧姆电极122接触的上表面、和与体区域104接触的底表面以及侧表面之间充分确保导电性。故而，使注入能量变化，分数次注入ρ型杂质离子，来形成了接触区域207。然而，由于杂质在碳化硅中一般难以扩散，因此存在离子注入所需的时间变长从而对离子注入机的负荷较大的课题。另外，通常，向ρ型碳化硅形成良好的欧姆接触比η型碳化硅更难。这是由于主要的欧姆金属和P型碳化硅之间的阻隔壁比η型碳化硅大。为了向P型碳化硅形成良好的欧姆接触，需要欧姆金属以更高浓度向P型碳化硅扩散。然而，杂质到碳化硅的固溶有限度。另外，若为了加强欧姆金属的扩散而提高退火温度，则会产生新的课题，即产生晶片的翘曲，或SiC蒸发而消失等。说明在半导体装置1000中基于上述的理由等而不能降低第1欧姆电极122和体区域104之间的接触电阻的情况下的不良状况。如图47所示，在第1欧姆电极122和栅极电极108之间被施加阈值(Vth)以下的电压(例如，0V)的半导体装置1000的截止状态下，在体区域104和漂移区域102之间形成耗尽层。故而，在漂移区域102中的由相邻的体区域104夹持的JFET(JunctionField-Effect ^Transistor，结型场效应晶体管)区域60中，从体区域104的两侧起延伸的耗尽层相连。若为了从该截止状态向导通状态高速地转移而在第1欧姆电极122和栅极电极108之间施加了设栅极电极108侧为正的电压，则JFET区域60的耗尽层会瞬间缩小，需要在JFET区域60形成电流路径。然而，若对体区域104的接触电阻大，则电位传到体区域104的端部就会变迟，耗尽层的缩小会变迟，因此半导体装置1000到成为完全导通状态为止要花时间。也就是，如图47所示，成为与存在将由第1杂质区域103和JFET区域60夹持的体区域104设为栅极的寄生晶体管Tl这一情况等效的构造，晶体管Tl的开关所需的时间引起半导体装置1000的开关的延迟。另一方面，如图48所示，在第1欧姆电极122和栅极电极108之间以栅极电极108侧为正而施加高于阈值(Vth)的电压(例如20V)的半导体装置1000的导通状态下，隔着栅极氧化膜107在第2碳化硅层105形成蓄积型沟道41，并将电子流入该蓄积型沟道41。此时，由于还利用形成于体区域104和漂移区域102之间的耗尽层中所蓄积的电子，因此体区域104的电位(以下，记载为“体电位”)接近源极电位，通过缩小耗尽层来形成JFET区域60的电流路径，成为导通状态。此时，按照漏极电压因外部电阻的电压降而成为IV至2V左右的方式选择外部电阻。在此，在使晶体管截止的情况下，源极电位、体电位均成为0V，漏极电压大致为0至2V。然而，若对体区域104的接触电阻大，则电位传到体区域104的端部变迟，体电位上升约2. 7V，形成于源极、体、漏极之间的寄生双极晶体管T2导通，因此将从漏极向源极流过电流。因此，到成为完全截止状态为止花时间
发明内容
本发明鉴于这样的课题而提出，其目的在于提供一种通过降低对体区域的接触电阻值而能进行高速动作的半导体装置。用于解决课题的手段本发明的半导体装置具备半导体基板，其具有主表面以及背表面；第1碳化硅层，其配置于所述半导体基板的所述主表面上；第1导电型的第1杂质区域，其配置于所述第1碳化硅层；第2导电型的体区域，其被配置为在所述第1碳化硅层中与所述第1杂质区域相邻；第2导电型的接触区域，其在所述体区域内配置于比所述第1杂质区域更深的位置，并以比所述体区域更高的浓度来含有第2导电型的杂质；第1导电型的漂移区域，其配置于所述第1碳化硅层中的、除了所述体区域以及所述第1杂质区域以外的区域；和第1欧姆电极，其与所述第1杂质区域以及所述接触区域欧姆接触，在所述第1碳化硅层中设置有贯穿所述第1杂质区域的接触沟槽，所述接触沟槽具有底表面以及侧壁，所述接触沟槽的侧壁包含位于比所述第1杂质区域的底表面更深的位置处的侧壁下部、以及位于与所述第1杂质区域的底表面同样深度或者比该底表面更浅的位置处的侧壁上部，所述第1欧姆电极配置于所述接触沟槽内，且在所述接触沟槽的侧壁下部的至少一部分以及底表面与所述接触区域接触。本发明的半导体装置的制造方法包含工序(a)，使用具有主表面以及背表面的半导体基板，在所述半导体基板的主表面上形成第1碳化硅层，该第1碳化硅层包含第2导电型的体区域、配置为与所述体区域相邻的第1导电型的第1杂质区域、以及配置于除了所述体区域以及所述第1杂质区域以外的区域的第1导电型的漂移区域，且所述体区域的至少一部分位于比所述第1杂质区域深的位置；工序(b)，在所述第1碳化硅层中形成贯穿所述第1杂质区域而到达所述体区域的接触沟槽；工序(c)，通过从所述接触沟槽的底表面以及侧壁向所述体区域注入第2导电型的杂质，来形成位于比所述第1杂质区域深的位置的第2导电型的接触区域；和工序(d)，至少在所述接触沟槽内形成与所述第1杂质区域接触并且在所述接触沟槽的侧壁的一部分以及底表面与所述接触区域接触的第1欧姆电极。本发明的半导体装置的另一种制造方法包含工序(A)，使用具有主表面以及背表面的半导体基板，在所述半导体基板的主表面上形成第1碳化硅层，该第1碳化硅层包含第2导电型的体区域、配置为与所述体区域相邻的第1导电型的第1杂质区域、以及配置于除了所述体区域以及所述第1杂质区域以外的区域的第1导电型的漂移区域，且所述体区域的至少一部分位于比所述第1杂质区域深的位置；工序(B)，在所述体区域内形成位于比所述第1杂质区域深的位置且以比所述体区域高的浓度来含有第2导电型的杂质的第2导电型的接触区域；工序(C)，在所述第1碳化硅层中形成贯穿所述第1杂质区域而到达所述接触区域的接触沟槽；和工序(D)，在所述接触沟槽内形成与所述第1杂质区域接触并且在所述接触沟槽的侧壁的一部分以及底表面与所述接触区域接触的第1欧姆电极。根据本发明，能在确保第1杂质区域和第1欧姆电极之间的接触面积的同时，扩大接触区域和第1欧姆电极之间接触面积。因此，由于能降低第1欧姆电极对体区域的接触电阻，因此能以极高的速度使体区域的电位与第1欧姆电极的电位一致，能提高半导体装置的开关速度。另外，能将第1欧姆电极对第1杂质区域的接触电阻抑制得低，能实现低导通电阻。发明效果
根据本发明，由于能降低第1欧姆电极和体区域之间的接触电阻，因此能实现一种抑制开关动作的延迟从而能以高速进行动作的半导体装置。另外，根据本发明的半导体装置的制造方法，能减少接触区域的注入次数，能缩短离子注入工序所需的时间。


图1(a)是表示本发明的半导体装置的第1实施方式的示意性的截面图，(b)是(a)所示的接触沟槽部分的放大截面图。图2是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图3是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图4是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图5是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图6是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图7是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图8是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图9是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图10是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图11是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图12是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图13是用于说明第1实施方式的半导体装置的制造方法的工序截面图。图14(a)是本发明的第2实施方式的半导体装置的示意性的截面图，(b)是(a)所示的接触沟槽部分的放大截面图。图15(a)是用于说明第2实施方式的半导体装置的制造方法的工序截面图，(b)是用于说明接触沟槽的侧壁的倾斜角的放大截面图。图16是用于说明第2实施方式的半导体装置的其他的制造方法的工序截面图。图17(a)是表示本发明的半导体装置的第3实施方式的截面示意图，(b)是(a)所示的接触沟槽部分的放大截面图。(c)是例示接触沟槽的底表面和接触区域之间的配置关系的俯视图。图18是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图19是用于说明第3实施方式的半导体装置的制造方法1工序截面图。图20是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图21是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图22是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图23是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图M是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图25是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图沈是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图27是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。图28是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。
图29是用于说明第3实施方式的半导体装置的制造方法1的工序截面图。
图30是用于说明第3实施方式的半导体装置的制造方法2的工序截面图。
图31是用于说明第3实施方式的半导体装置的制造方法3的工序截面图。
图32是用于说明第3实施方式的半导体装置的制造方法4的工序截面图。
图33是本发明的第1实施方式的其他的半导体装置的示意性的截面图。
图34是本发明的第3实施方式的其他的半导体装置的示意性的截面图。
图35是本发明的第1实施方式的另一其他的半导体装置的示意性的截面图。
图36是本发明的第3实施方式的另一其他的半导体装置的示意性的截面图。
图37是表示现有的半导体装置的截面示意图。
图38是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图39是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图40是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图41是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图42是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图43是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图44是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图45是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图46是用于说明图37所示的现有的半导体装置的制造方法的工序截面图。
图47是用于说明在使现有的半导体装置为导通状态时所生成的等效电路的示意性的截面图O
图48是用于说明在使现有的半导体装置为截止状态时所生成的等效电路的示意性的截面图O
具体实施例方式(第1实施方式)以下，参照附图来说明本发明的第1实施方式。在以下的附图中，对具有与现有的半导体装置的构成要素实质性相同的功能的构成要素赋予了相同的参照符号。本发明不局限于以下的实施方式。另外，第1导电型可以是η型以及P型中的任意一种，在此情况下，第2导电型是ρ型或者η型。图1(a)示意性地示出了作为本发明的第1实施方式的半导体装置100的截面构造。半导体装置100包含具有主表面IOla以及背表面IOlb且含有碳化硅的第1导电型的半导体基板101。在半导体基板101的主表面IOla上设置有第1导电型的第1碳化硅层。第1碳化硅层是外延层。在第1碳化硅层120中形成有第2导电型的体区域104、以及配置为与体区域104相邻的第1导电型的第1杂质区域103。第1导电型的第1杂质区域103的杂质浓度高于半导体基板101的杂质浓度。体区域104的至少一部分位于比第1杂质区域103深的位置。在体区域104内，在比第1杂质区域103深的位置，配置有以比体区域104高的浓度含有第2导电型的杂质的第2导电型的接触区域131。第1碳化硅层120中除了体区域104以及第1杂质区域103以外的区域成为漂移区域102。漂移区域102的杂质浓度低于半导体基板101的杂质浓度。
更具体而言，在从第1碳化硅层120的上表面120a起到给定的深度为止的区域形成有体区域104，并在体区域104内，从上表面120a起到给定的深度为止的区域形成有第1杂质区域103。第1杂质区域103的底表面比体区域104的底表面的位置浅，第1杂质区域103不能从体区域104伸出。体区域104以及第1杂质区域103在第1碳化硅层120的上表面120a露出。另外，第1杂质区域103在第1碳化硅层120的上表面120a被体区域104包围。在第1碳化硅层120中设置有贯穿第1杂质区域103的接触沟槽121。在接触沟槽121内，设置有与第1杂质区域103以及接触区域131欧姆接触的第1欧姆电极122。第1欧姆电极122在接触沟槽121的侧壁的一部分以及底表面与接触区域131接触。图1(b)是体区域104以及第1杂质区域103的放大截面图。如图所示，接触沟槽121具有底表面121b以及侧壁121c。侧壁121c包含位于比第1杂质区域103的底表面10 深的位置处的侧壁下部121cL、以及位于与第1杂质区域103的底表面10 同样深度或者比底表面10 浅的位置处的侧壁上部121cU。接触沟槽121的底表面121b位于比第1杂质区域103的底表面10 深且比体区域104的底表面104b浅的位置。接触区域131在第1欧姆电极122和体区域104之间，沿着接触沟槽121的侧壁下部121cL以及底表面121b而形成。因此，在接触沟槽121的侧壁下部121cL的至少一部分以及底表面121b与第1欧姆电极122接触。另外，在图示的例子中，在第1杂质区域103和第1欧姆电极122之间，沿着接触沟槽121的侧壁上部121cU形成有第2杂质区域132。第2杂质区域132是通过对第1杂质区域103注入第2导电型的杂质而形成的区域。因此，第2杂质区域132包含与第1杂质区域103中所含的杂质相同的第1导电型的杂质、以及与接触区域131中所含的杂质相同的第2导电型的杂质这两者。另外，以与第1杂质区域103大致相同的浓度含有相同的第1导电型的杂质，且以比第1杂质区域103高的浓度含有第2导电型的杂质。第2杂质区域132的导电型不作特别限定。根据第2杂质区域132含有哪一种导电型的杂质多一些，既可以成为第1导电型区域，又可以成为第2导电型区域。此外，在将第2杂质区域132设为第1导电型区域的情况下，第2杂质区域132与第1杂质区域103一体地作为源极区域而发挥功能。由此，由于第1欧姆电极122以接触沟槽121的侧壁上部121cU整体与源极区域连接，因此能实现导通电阻的降低。在本实施方式中，第1欧姆电极122不仅配置于接触沟槽121内，还配置于第1碳化硅层120的上表面120a的一部分上。第1欧姆电极122在第1碳化硅层120的上表面120a(上表面120a中的位于接触沟槽121的周缘的部分)与第1杂质区域103接触。如后所述，沿着接触沟槽121的侧壁上部121cU可以不具有第2杂质区域132。在此情况下，第1欧姆电极122不仅在第1碳化硅层120的上表面，还在接触沟槽121的侧壁上部121cU与第1杂质区域103接触。此外，在不具有第2杂质区域132的情况下，可以不将第1欧姆电极122配置于第1碳化硅层120的上表面120a。例如，在仅将第1欧姆电极122配置于接触沟槽121内的情况下，第1欧姆电极在接触沟槽121的侧壁上部121cU与第1杂质区域103连接。另外，在本实施方式中，沟槽的开口 121a的面积大于接触沟槽121的底表面121b的面积，接触沟槽121具有锥形状。故而，接触沟槽121的侧壁121c相对于第1碳化硅层120的上表面120a非垂直。另外，侧壁121c面对着开口 121a。在此，非垂直指的是接触沟槽121的侧壁121c相对于第1碳化硅层120的上表面120a形成了小于85度或大于95度的角度。接触沟槽121的形状不局限于图1 (b)所示的锥状。若接触沟槽121的底表面121b位于比第1杂质区域103的底表面10 更深，则沟槽还可以具有其他的形状。由于将这种构造的接触沟槽121设置于半导体装置100，因此在比第1杂质区域103的底表面10 深的位置，第1欧姆电极122不仅在接触沟槽121的底表面121b，还在侧壁121c的一部分与接触区域131接触。故而，接触区域131和第1欧姆电极122之间的接触面积得以扩大，从而能降低对体区域104的接触电阻。因此，能使体区域104的电位以极高的速度与第1欧姆电极122 —致。另外，由于接触沟槽121的底表面121b以及侧壁121c的一部分位于比第1杂质区域103的底表面10 更深的位置，因此在接触沟槽121的底表面121b以及侧壁121c，体区域104露出。故而，通过在接触沟槽121内露出的体区域104的表面附近注入第2导电型的杂质，能在体区域104内形成接触区域131。因此，不需要像现有的半导体装置那样，为了形成对体区域104的接触区域而将第2导电型的杂质注入较深，从而能缩短半导体装置的制造所需的时间，降低制造成本。另外，若接触沟槽121的侧壁121c中至少侧壁下部12IcL相对于第1碳化硅层120的上表面120a非垂直，则能扩大接触区域131和第1欧姆电极122之间的接触面积，因此优选。这是由于随着侧表面下部121cL从相对于上表面120a垂直的方向起倾斜，接触区域131和第1欧姆电极122之间的接触面积得以扩大。另外，在此情况下，进一步优选使侧壁下部121cL按照面对接触沟槽121的开口 121a的方式倾斜。特别优选接触沟槽121的侧壁121c中至少侧壁下部121cL按照面对开口 121a的方式倾斜，即，优选相对于与半导体基板101的主表面IOla平行的表面具有小于90度的角度。更优选地，小于85度。由此，在后述的过程中，从接触沟槽121的侧壁下部121cL对第1碳化硅层120进行离子注入，形成接触区域131变得容易。例如，若使用形成接触沟槽121的掩模，相对于第1碳化硅层120垂直地注入第2导电型的杂质，则能在从接触沟槽121的开口 121a在接触沟槽121的底表面121b以及侧壁121c所露出的体区域104的表面附近注入第2导电型的杂质。将第1碳化硅层120中的、相邻的体区域104所夹持的漂移区域102称为JFET (Junction Field-Effect Transistor)区域60。半导体装置100进行从设于体区域104的第1杂质区域103起经JFET区域60而到达半导体基板101的背表面IOlb这样的路径上的电流的控制。故而，半导体装置100至少具备露出到第1杂质区域103和第1碳化硅层120的上表面120a的漂移区域102，也就是，位于第1杂质区域103和JFET区域60之间的体区域104的一部分区域40的上方所设置的栅极绝缘膜107以及栅极绝缘膜107上所设置的栅极电极108，并通过对栅极电极108施加的电压来进行上述的电流控制。此时，能如上所述使体区域104的一部分区域40的电位以极高的速度与第1欧姆电极122的电位一致。因此，通过对栅极电极108施加的电压，能相对于开关不产生延迟地使半导体装置100动作。从这样的理由出发，只要能进行基于对栅极电极108施加的电压的电流控制，则半导体装置100也可以具备蓄积型沟道，也可以具备反转型沟道。在本实施方式中，半导体装置100还具备第2碳化硅层105，该第2碳化硅层105设置于位于第1杂质区域103以及JFET区域60之间的体区域104的一部分区域40和栅极绝缘膜107之间，且第2碳化硅层105作为蓄积型沟道发挥功能。第2碳化硅层105是外延层，与第1杂质区域103以及体区域104的一部分区域40分别电连接。在为具有反转型沟道的半导体装置的情况下，栅极绝缘膜107与位于第1杂质区域103以及JFET区域60之间的体区域104的一部分区域40直接接触。按照覆盖第1碳化硅层120的上表面120a的方式设置有层间绝缘膜109，并在层间绝缘膜109中设置有使栅极电极108露出的接触孔109a以及使第1欧姆电极122露出的接触孔109b。在接触孔109a内设置有布线112，布线112与栅极电极108接触而电连接。在本实施方式中，在布线112和栅极电极108之间设置有金属硅化物层123。另外，在接触孔109b内设置有布线110，布线110与第1欧姆电极122接触而电连接。在半导体基板101的背表面IOlb设置有第2欧姆电极111。根据本实施方式的半导体装置100，通过设置接触沟槽121，能减小第1欧姆电极122的阱接触电阻值。因此，能使体区域104的电位以极高的速度与第1欧姆电极122的电位一致，从而能抑制阱电位变动的延迟，抑制半导体装置100的开关速度的延迟。本实施方式的半导体装置100是由SiC半导体构成的功率半导体设备，优选使用于高耐压、大电流、高速动作用途。以下，示出了本实施方式的具体的构成例的一例。在本实施方式的一例中，第1导电型是η型，第2导电型是P型。在此情况下，第1欧姆电极122是源极电极，第2欧姆电极111是漏极电极。另外，第1杂质区域103是源极区域。在以下的例子中，杂质的浓度随着正“ + ”的数量增多而变高，按照++、+、-的顺序变低(++ > +>_)。半导体基板101由六方晶系碳化硅构成。半导体基板101的厚度例如是250μπι 350 μ m,半导体基板101的杂质浓度例如是8 X 1018cm_3 (η+)。在将杂质浓度设定得低的情况下，还能将由立方晶系碳化硅构成的基板用于半导体基板101。第1碳化硅层120是在半导体基板101的主表面IOla上通过外延生长而形成的SiC层。第1碳化硅层120的厚度例如是4μπι 15 μ m，杂质浓度例如是5X IO15CnT3(η_)。在半导体基板101和第1碳化硅层120之间可以设置别的外延层(例如，具有6X IO16CnT3的浓度的SiC层)。体区域104的厚度(即，距离上表面120a的深度)例如是0. 5 μ m 1. 0 μ m，体区域104的杂质浓度例如是1.5X IO18CnT3(p_)。另外，第1杂质区域103的厚度(即，距离上表面120a的深度)例如是0. 25 μ m，第1杂质区域103的杂质浓度例如是5 X IO19cnT3 (n++)。接触区域131的厚度(与半导体基板101的主表面IOla垂直的方向的厚度)例如是50nm，接触区域131的杂质浓度例如是1. OX IO19CnT3(P+)。第2杂质区域132的厚度例如是50nm，第2杂质区域132的杂质浓度例如是1. OX 1019Cm_3(n+)。接触沟槽121的深度大约是0. 4 μ m。在形成接触沟槽121后，在接触沟槽121的底表面121b以及侧壁121c设置厚度0. 05 μ m的接触区域。由此，体区域104的与第1欧姆电极122之间的界面的浓度例如是2X 102°cm_3(p_)。JFET区域60的长度(宽度)例如是 3 μ m。第2碳化硅层105是在第1碳化硅层120上通过外延生长而形成的SiC层，第2碳化硅层105的厚度例如是30nm 150nm。体区域104的一部分区域40的长度(宽度)例如是0. 5 μ m。栅极绝缘膜107由SiO2(氧化硅)构成。厚度例如是70nm。栅极电极108由poly-Si (聚合硅)构成，其厚度例如是500nm。第1欧姆电极122由Ni (镍)和Si (硅)的合金构成，其厚度例如是50nm。第1欧姆电极122可以由Ti(钛)以及Si (硅)的合金来构成。另外，第2欧姆电极111也可以由Ti(钛)以及Si(硅)的合金、或者Ni(镍)以及Si (硅)的合金构成，其厚度例如是lOOnm。为了使将半导体装置100安装于塑料封装时的焊接容易，可以在第2欧姆电极111沉积Ni和Ag或Ni和Au。(第1实施方式所涉及的半导体装置的制造方法)接下来，参照图2至图13来说明本实施方式的半导体装置100的制造方法。图2至图13是用于说明本实施方式的制造方法的工序截面的示意图。首先，准备η型4H_SiC(0001)基板作为半导体基板101。该基板例如沿<11_20>方向设为8°或者4°的裁边(offcut)，η型杂质浓度是1 X IO18CnT3 5 X IO19cnT3。接下来，如图2所示，在半导体基板101的主表面IOla上通过外延生长来形成第1碳化硅层120。例如使用硅烷(SiH4)和丙烷(C3H8)来作为原料气体，使用氢(H2)作为载流子气体，使用氮(N2)气体作为掺杂气体，并通过热CVD法使第1碳化硅层120外延生长。第1碳化硅层120的厚度为10 μ m以上，杂质浓度是1 X IO15CnT3 1 X IO1W30接下来，在第1碳化硅层120的上表面120a上沉积注入掩模材料(未图示)，并在该注入掩模材料之上形成光刻胶(未图示)。注入掩模材料例如是SiO2(氧化硅)。由氧化硅构成的注入掩模材料例如使用硅烷(SiH4)以及N2O气体且以200W的功率通过等离子CVD法而沉积。注入掩模材料的厚度例如是0. 5 1. 0 μ m。光刻胶(未图示)具有对体区域104以及JFET区域60进行规定的位置以及尺寸。光刻胶例如是感光性有机膜，并使用典型的光刻法而形成。光刻胶的厚度例如是1.5 2.0 μ m。以光刻胶为掩模，对注入掩模材料进行各向异性蚀刻，来形成注入掩模图案(第1注入掩模)72，其后，去除光刻胶。注入掩模材料的蚀刻例如通过使用了 CF4气体和CHF3气体的各向异性干蚀刻法来进行。光刻胶例如通过基于氧等离子的灰化来去除。以下，只要不特别说明，用于离子注入的注入掩模也通过同样的方法来形成。接下来，通过使用第1注入掩模72将ρ型的杂质离子(例如Al+)80注入到第1碳化硅层120，从而在第1碳化硅层120的上表面120a附近形成具有给定的深度的体区域104。离子注入例如是将基板的温度保持在500°C，以30keV至350keV的范围的不同能量来分多次进行的。体区域104的深度例如是0. 5 μ m 1. 0 μ m。由体区域104夹持所规定的、第1碳化硅层120的上表面120a附近区域成为JFET区域60。本实施方式的JFET区域60的宽度例如是3 μ m。另外，第1碳化硅层120中的、未形成体区域104的剩余的区域成为漂移区域102。接下来，如图3所示，按照覆盖第1注入掩模72的方式，在第1碳化硅层120的上表面120a沉积注入掩模材料。注入掩模材料例如是poly-Si (聚合硅)，是通过热CVD法将SiH4用作原料气体而形成的。在注入掩模材料之上形成具有给定的图案的光刻胶后，通过对注入掩模材料进行各向异性蚀刻，来形成注入掩模图案71a以及71b。图示的注入掩模图案71b是位于光刻胶的下方的图案，是为了不将杂质导入到形成接触沟槽121的区域导而设置的。注入掩模图案71a是注入掩模图案72的侧壁，并规定沟道的宽度(长度)。在各向异性蚀刻中使用的气体例如是Cl2、02、HBr等的混合气体。由于要在后面的工序进行沟槽蚀刻，因此可以没有注入掩模图案71b。接下来，通过将第1注入掩模72、注入掩模图案71a以及71b作为掩模对第1碳化硅层120的上表面120a注入η型的杂质离子82，来形成第1杂质区域103。例如使用N+ (氮离子)或者Ρ+(磷离子)来作为杂质离子82。第1杂质区域103按照在比体区域104的底表面浅的位置具有底表面的方式进行配置。故而，体区域104的至少一部分被配置于比第1杂质区域103的底表面深的位置。在形成第1杂质区域103时的离子注入例如是将基板101的温度保持为500°C、且以30keV至90keV的范围的不同的能量分多次而进行的。第1杂质区域103的深度例如是0. 25 μ m。接下来，如图4所示，在去除注入掩模图案71a、71b以及第1注入掩模72后，形成第3注入掩模73。注入掩模图案71a以及71b例如由氧化膜构成，因此以HF水溶液来去除，第1注入掩模72由聚合硅构成，因此以HF、HNO3以及H2O混合液来去除。通过使用第3注入掩模73来对第1碳化硅层120进行干蚀刻，从而形成接触沟槽121。该蚀刻例如使用CF4和&的混合气体。接触沟槽121按照贯穿第1杂质区域103而到达体区域104的方式进行配置。因此，第1杂质区域103在接触沟槽121的侧壁上部121cU露出，体区域104在接触沟槽121的侧壁下部121cL以及底表面121b露出。优选地，期望进行接触沟槽121的开口 121a的面积成为大于底表面121b的面积的、所谓的锥形蚀刻。由此，接触沟槽121的侧壁121c相对于第1碳化硅层120的上表面120a成为非垂直，能增大侧壁121c的面积。为了进行锥形蚀刻，例如，将Cl2以70sCCm，HBr以50sccm，O2以kccm的流量进行导入，并施加600W的ICP偏压以及150W的DC偏压，以1.5 的压力进行蚀刻。优选接触沟槽121的深度比第1杂质区域103深，例如是0.4 μ m。接下来，如图5所示，以第3注入掩模73为掩模，对从接触沟槽121的侧壁121c以及底表面121b露出到接触沟槽121内的第1杂质区域103以及体区域104注入ρ型的杂质离子84。例如使用Al+(铝离子)或者Β+(硼离子)作为杂质离子84。由此，沿着接触沟槽121的侧壁上部121cU形成第2杂质区域132。另外，沿着侧壁下部121cL以及底表面121b形成接触区域131。在第2杂质区域132中，注入前该区域中所含的第1导电型的杂质与所注入的第2导电型的杂质相互抵消。故而，第2杂质区域132成为比注入前低浓度的第1导电型区域，或者成为第2导电型区域。在本实施方式中，例如，将基板101的温度保持为500°C，且以30keV的能量进行注入。优选地，按照在与后来形成的第1欧姆电极122接触的界面上杂质浓度最高的方式来决定接触区域131的深度。第1欧姆电极122通过金属和碳化硅进行合金化而形成，此时，对与金属的厚度同等程度的厚度的碳化硅进行合金化。故而，若用于形成第1欧姆电极122的金属的厚度为lOOnm，则接触区域131的深度也优选为IOOnm程度以上(金属的厚度以上)。进一步优选地，为150nm以上(金属的厚度的1.5倍以上)。由此，能够在进行了上述的合金化后，更可靠地以未合金化的状态来残留接触区域131的一部分。在本实施方式中，由于侧壁121c按照面对开口 121a的方式进行倾斜，因此通过相对于上表面120a垂直地进行离子注入，能在露出到漂移区域102的侧壁121c的区域以及露出到底表面121b的区域的两者，一次形成接触区域131。然而，在侧壁121c相对于上表面120a垂直的情况下，可以相对于上表面120a的铅直方向赋予一定的角度(例如30° )来使半导体基板101旋转，或者单次转动90°来进行4次的注入。在去除了第3注入掩模73后，对半导体基板101 (更准确地说，第1碳化硅层120的各区域)以1000°c以上，在此为1800°C的温度进行激活退火(未图示)。由此，使注入到第1碳化硅层120的各区域的杂质离子激活。接下来，如图6所示，在第1碳化硅层120的上表面120a以及接触沟槽121内形成第2碳化硅层105。本实施方式中的第2碳化硅层105由SiC构成。例如使用硅烷(SiH4)和丙烷(C3H8)来作为原料气体，使用氢(H2)作为载流子气体，使用氮(N2)气体作为掺杂气体，并通过热CVD法来形成第2碳化硅层105。第2碳化硅层105的杂质浓度是1 X 1015cm_3 5X 1015cnT3，厚度为30nm 150nm。此外，可以在第2碳化硅层105的生长的中途导入氮(N2)气体，来使第2碳化硅层105的一部分成为高浓度。接下来，如图7所示，在第2碳化硅层105上形成光刻胶79后，以光刻胶79为掩模来对第2碳化硅层105进行蚀刻。第2碳化硅层105的蚀刻例如是通过使用了 CF4以及O2的混合气体的干蚀刻而进行的。接下来，如图8所示，在去除了光刻胶79后，在第2碳化硅层105之上形成栅极绝缘膜(SiO2) 107，接下来，在栅极绝缘膜107之上形成栅极电极(poly-Si) 108。其后，在该栅极电极108之上形成光刻胶(未图示)，并对栅极电极108进行蚀刻来去除光刻胶。接下来，如图9所示，按照覆盖栅极电极108以及第2碳化硅层105的方式在第1碳化硅层120之上形成层间绝缘膜109。层间绝缘膜109例如由氧化硅(SiO2)构成，其厚度例如是1 OOOnm。接下来，如图10所示，以光刻胶76为掩模来对层间绝缘膜109进行蚀刻。层间绝缘膜109的蚀刻例如是通过利用了 CHF3和化的混合气体的干蚀刻来进行的。在此，仅通过干蚀刻难以蚀刻到为了阱接触而形成的沟槽的内部。为此，如图11所示，为了去除接触沟槽121内的层间绝缘膜109，例如还进行使用了 BHF等的湿蚀刻，或者使用了 CF4气体等的各向同性蚀刻。由此，形成使栅极电极108露出的接触孔109a、以及使接触沟槽121的底表面121b以及侧壁121c露出的接触孔109b。接下来，如图12所示，在去除了光刻胶76后，在接触孔109a以及接触孔109b内沉积接触金属(钛(Ti)或者镍(Ni))，并进行热处理。例如，在接触金属由Ti构成的情况下，在沉积Ti后执行950°C的热处理。由此，在接触孔109b内，接触金属与碳化硅进行反应(硅化物化)，从而在接触金属和碳化硅层120之间的界面形成金属硅化物。在此，接触区域131、第2杂质区域132以及第1杂质区域103的一部分与接触金属合金化。另外，在接触孔109a内，接触金属与聚合硅进行反应，并在它们的界面形成金属硅化物。接下来，去除接触金属中的未被硅化物化的剩余的部分(未反应接触金属)。如此，在接触孔109b内形成含有金属硅化物的第1欧姆电极122，在接触孔109a内的栅极电极108上形成金属硅化物层口3。在本实施方式中，在接触沟槽121内以及第1碳化硅层120的上表面120a上形成第1欧姆电极122。第1欧姆电极122在接触沟槽121的底表面121b以及侧壁下部121cL与接触区域131接触，在侧壁上部121cU与第2杂质区域132接触。另外，在第1碳化硅层120的上表面120a与第1杂质区域103的上表面接触。此外，在本工序中，第2杂质区域132可以全部被合金化而成为第1欧姆电极122。在此情况下，由于也可以在接触沟槽121的侧壁上部121cU使第1欧姆电极122与第1杂质区域103接触，因此能增大它们的接触面积。另外，通过在半导体基板101的背表面IOlb沉积金属并进行热处理，来形成第2欧姆电极111。例如，通过在沉积了 Ti后以950°C来进行热处理而形成。最后，如图13所示，按照与第1欧姆电极122以及金属硅化物层123相接触的方式在接触孔109a以及109b内分别形成布线112、110。由此，完成半导体装置100。(第2实施方式)以下，参照附图来说明本发明的第2实施方式。图14(a)是本发明的第2实施方式的半导体装置200的示意性的截面图，图14(b)是表示半导体装置200中的接触沟槽构造的放大截面图。在半导体装置200中，接触沟槽121的侧壁下部121cL倾斜得比侧壁上部121cU更大。另外，未沿着侧壁上部121cU设置第2杂质区域132(图1)。第1欧姆电极122在第1碳化硅层120的上表面120a以及接触沟槽121的侧壁上部121cU与第1杂质区域103接触。其他的构成与图1所示的构成同样。根据本实施方式，与前述的实施方式同样，能扩大接触区域131和第1欧姆电极122之间的接触面积，因此能降低第1欧姆电极122和体区域104之间的接触电阻。另外，由于半导体装置200不具有第2杂质区域，因此能进一步抑制第1杂质区域103和第1欧姆电极122之间的电阻。(第2实施方式所涉及的半导体装置的制造方法)以下，参照图15来说明本实施方式的半导体装置200的制造方法的一例。首先，以与参照图2 图4的前述方法同样的方法，在第1碳化硅层120中形成第1杂质区域103、体区域104。接下来，如图15(a)所示，在第1碳化硅层120上形成第3注入掩模73。通过使用该第3注入掩模73来对第1碳化硅层120进行干蚀刻，从而形成接触沟槽121。此时，调整蚀刻条件，以使得接触沟槽121的侧壁下部121cL的倾斜角α以及侧壁上部121cU的倾斜角β均小于90度，且倾斜角α小于倾斜角β。此外，如图15(b)所示，“倾斜角α ”是与第1碳化硅层120的上表面120a平行的表面1与侧壁下部121cL所形成的角度，“倾斜角β ”是与上表面120a平行的表面m与侧壁上部121cU所形成的角度。此外，在此，第1碳化硅层120的上表面120a与半导体基板101的主表面大致平行。例如通过对在接触沟槽121的形成中所使用的蚀刻气体的种类以及混合比进行调整，能使侧壁上部121cU的倾斜角β与侧壁下部121cL的倾斜角α彼此不同。在此，例如，在对侧壁上部121cU进行蚀刻时将Cl2以lOsccm，HBr以20sccm，O2以20sccm的流量进行导入，并施加600W的ICP偏压以及150W的DC偏压，以1. 5Pa的压力进行蚀刻。另夕卜，在对侧壁下部121cL进行蚀刻时，将Cl2以lOsccm，HBr以20sccm，O2以kccm的流量进行导入，并施加600W的ICP偏压以及150W的DC偏压，以1. 5Pa的压力进行蚀刻。如此，在使用包含易于形成沉积物的性质的气体在内的蚀刻气体(例如，Cl2、HBr、02的混合气体)的情况下，蚀刻气体中的氧比率越高，越能抑制横方向的蚀刻，沟槽的侧壁变得近乎垂直。因此，通过使氧比率不同，能在侧壁上部121cU和侧壁下部121cL之间使倾斜角不同。由此，例如得到倾斜角α为45 75度、倾斜角β为80 85度的接触沟槽121。接下来，如图16所示，使用第3注入掩模73，从与半导体基板101的主表面IOla垂直的方向，对露出到接触沟槽121内的第1杂质区域103以及体区域104注入杂质离子84。例如使用Al+(铝离子)或者Β+(硼离子)作为杂质离子84。由此，沿着接触沟槽121的侧壁上部121cU形成第2杂质区域132。另外，沿着侧壁下部121cL以及底表面121b形成接触区域131。在该离子注入工序中，由于侧壁上部121cU的倾斜角β大，因此从与半导体基板101的主表面IOla垂直的方向入射的杂质离子84难以穿过侧壁上部121cU而注入到第1杂质区域103。故而，使第2杂质区域132的厚度小于接触区域131的厚度。此后，在接触沟槽121内沉积接触金属来进行硅化物化。此时，通过对接触金属的厚度进行調整，来使第2杂质区域132的整体(或者大致整体)合金化，而且，能对接触区域131的一部分不进行合金化而使其残留。其结果是，第2杂质区域132的整体成为第1欧姆电极，因此能使第1杂质区域103和第1欧姆电极在接触沟槽121的侧壁上部121cU接触。若使用上述方法，则能在不增加制造工序数的前提下，不仅降低第1杂质区域103和第1欧姆电极122之间的电阻，还形成接触区域131。本实施方式的半导体装置的构成不局限于图1以及图14所示的构成。尽管上述的半导体装置100、200具备MISFET构造，但也可以具备IGBTansulated Gate BipolarTransistor，绝缘栅极型双极晶体管)构造。在此情况下，第1杂质区域103是发射极或者集电极，第1欧姆电极122是发射极电极或者集电极电极，第2欧姆电极111是集电极电极或者发射极电极。(第3实施方式)以下，参照附图来说明本发明的半导体装置的第3实施方式。在此，尽管以纵型的碳化硅MISFET为例进行说明，但本发明的半导体装置只要具备碳化硅层、以及对碳化硅层形成欧姆接触的欧姆电极即可，并不局限于图示的例子。在以下的附图中，对具有与现有的半导体装置(图37)的构成要素实质性相同的功能的构成要素赋予相同的参照符号。另外，第1导电型可以是η型以及ρ型中的任一者，第2导电型是与第1导电型不同的导电型(ρ型或者η型)。图17(a)示意性地示出了本实施方式的半导体装置300的截面构造。半导体装置300由具有主表面IOla以及背表面IOlb的半导体基板101支撑。在本实施方式中，使用含有碳化硅的第1导电型的半导体基板作为半导体基板101。在半导体基板101的主表面IOla上形成有第1碳化硅层120。在本实施方式中，第1碳化硅层120是通过在半导体基板101的主表面IOla上使碳化硅外延生长而形成的碳化硅外延层。在第1碳化硅层120的表面区域，形成有将第1导电型的第1杂质区域103和与第1杂质区域103配置为相邻的第2导电型的体区域104。在此，第1杂质区域103在第1碳化硅层120的上表面120a中按照由体区域104包围的方式进行配置。第1杂质区域103的杂质浓度高于半导体基板101的杂质浓度。在第1碳化硅层120中的、除了体区域104以及第1杂质区域103以外的区域形成有第1导电型的漂移区域102。漂移区域102的杂质浓度低于半导体基板101的杂质浓度。在体区域104内形成有与体区域104接触、且比体区域104杂质浓度高的第2导电型的接触区域202。接触区域202的至少一部分被配置于比第1杂质区域103深的位置。此外，本说明书中，形成于第1碳化硅层120的各区域的“深度”指的是从第1碳化硅层120的上表面120a起的深度。更具体而言，在从第1碳化硅层120的上表面120a起到给定的深度为止的区域形成有体区域104，并在体区域104内，在从上表面120a起到给定的深度为止的区域形成有第1杂质区域103。第1杂质区域103的底部比体区域104的底部的位置浅，第1杂质区域103不能从体区域104伸出。体区域104以及第1杂质区域103在第1碳化硅层120的上表面120a露出。另外，将接触区域202设置于体区域104内比第1杂质区域103的底表面深的位置。图17(b)是体区域104的放大截面图。如图17(b)所示，在第1碳化硅层120中设置有接触沟槽301。接触沟槽301贯穿第1杂质区域103而到达接触区域202。接触沟槽301的底表面301B比第1杂质区域103的底表面以及接触区域202的上表面深，且比接触区域202的底表面浅。尽管接触区域202可以按照与位于其上的第1杂质区域103相接触(部分重叠)的方式形成，但优选如图所示，配置于比第1杂质区域103的底表面深的位置从而不与第1杂质区域103接触。若将接触区域202配置于比第1杂质区域103的底表面深的位置，则不仅能使接触区域202的底表面，还能使侧表面整体与体区域104接触。在接触沟槽301内设置有第1欧姆电极122。第1欧姆电极122在接触沟槽301的底表面301B以及侧壁301S的一部分与接触区域202接触。在图示的例子中，欧姆电极122在接触沟槽301的侧壁301S中的、与第1杂质区域103的底表面同样深度或者比该底表面浅的部分(侧壁上部MOlS1与第1杂质区域103形成欧姆接触。另外，第1欧姆电极122在接触沟槽301的底表面301B、以及接触沟槽301的侧壁301S中的比第1杂质区域103的底表面深的部分(侧壁下部)301 与接触区域202形成欧姆接触。此外，第1欧姆电极122不必在侧壁下部301 的整体与接触区域202接触。例如，可以在侧壁下部&的一部分(位于底表面301B的附近的部分)与接触区域202接触。优选地，从与半导体基板101的主表面IOla垂直的方向观察，接触沟槽301的底表面301B位于接触区域202的轮廓的内部。由此，能在不增大芯片面积的前提下，更可靠地确保第1欧姆电极122和接触沟槽301之间的接触面积。在本实施方式中，从半导体基板101的主表面IOla的垂直方向观察，第1杂质区域103的至少一部分与接触区域202重叠。更具体而言，从与半导体基板101的主表面IOla垂直的方向观察，接触区域202中的位于接触沟槽301的底表面301B的周围的部分与第1杂质区域103重叠。另外，重叠的部分具有与半导体基板101的主表面IOla大致平行的上表面，且比位于接触沟槽301的底表面301B的下方的部分要厚。半导体装置300由于具备上述构造的接触沟槽301，因此具有下面那样的优点。第1欧姆电极122在接触沟槽301的侧壁的上部SOlS1与第1杂质区域103接触的同时，在比第1杂质区域103的底表面深的位置上，不仅在接触沟槽301的底表面301B，还在侧壁的下部301 与接触区域202接触。故而，能在确保第1杂质区域103和第1欧姆电极122之间的接触面积的同时，扩大接触区域202和第1欧姆电极122之间的接触面积。因此，能通过降低第1欧姆电极122对第1杂质区域103的接触电阻，来实现低导通电阻。另外，由于能降低第1欧姆电极122对体区域104的接触电阻，因此能使体区域104的电位以极高的速度与第1欧姆电极122的电位一致。由此，能抑制体区域104的电位变动的延迟，能提高半导体装置300的开关速度。尽管在现有的半导体装置(图37)中，需要从第1碳化硅层120的表面起遍历第1杂质区域103的厚度方向来形成接触区域202，但根据本实施方式，不需要将接触区域202配置于第1杂质区域103内，而仅形成于体区域104内即可。故而，与现有技术相比，能减少用于形成接触区域202的离子注入次数。因此，能缩短半导体装置的制造所需的时间，能降低制造成本。优选地，接触沟槽301的侧壁301S的至少一部分相对于第1碳化硅层120的上表面120a非垂直。由此，与接触沟槽301的侧壁301S相对于上表面120a垂直的情况相比，能扩大接触区域202以及第1杂质区域103与第1欧姆电极122之间的接触面积。为了使第1欧姆电极122和第1杂质区域103更可靠地接触，优选地，使接触沟槽301的侧壁301S相对于上表面120a的法线，在使接触沟槽301的开口的面积大于底表面301B的面积的方向上倾斜。优选地，接触沟槽301的侧壁301S相对于第1碳化硅层120的上表面120a的倾斜角为45度以上85度以下。由此，能在抑制芯片面积的增大的同时，更高效地扩大接触区域202以及第1杂质区域103与第1欧姆电极122之间的接触面积。另外，为了缩小芯片面积，期望在图17(b)所示的截面(与半导体基板101的主表面IOla垂直的任意的截面)中，接触区域202中的、从接触沟槽301的底表面的端部起沿横方向突出部分的长度(突出量)W1、W2小一些。突出量W1、W2分别指的是，在上述截面中，接触沟槽301的底表面301B的两端部与彼此接近的接触区域202的侧表面之间的、与半导体基板101的主表面IOla平行的距离。在此，在将接触沟槽301对准掩模的位置来形成的情况下，由于需要考虑到错位来进行设计，因此突出量W1、W2的缩小存在限度。故而，如后所述，优选使接触沟槽301相对于接触区域202自匹配地形成。若利用这样的自匹配过程，则突出量W1、W2变得大致相等。换言之，例如图17(c)所例示的那样，从半导体基板101的主表面IOla的垂直方向观察，接触沟槽301的底表面301B配置于接触区域202的轮廓的大致中央。将漂移区域102中的、相邻的体区域104所夹持的区域称为JFET (JunctionField-Effect Transistor)区域60。半导体装置300进行从设于体区域104的第1杂质区域103起经JFET区域60而到达半导体基板101的背表面IOlb这样的路径上的电流的控制。故而，半导体装置300至少具备体区域104中的位于第1杂质区域103和JFET区域60之间的区域(以下，称为“体区域104的一部分区域”)40的上方所设置的栅极绝缘膜107、以及栅极绝缘膜107上所设置的栅极电极108，并通过对第1欧姆电极122和栅极电极108之间施加的电压来进行上述的电流控制。此时，能如上所述使体区域104的一部分区域40的电位以极高的速度与第1欧姆电极122的电位一致。因此，通过对第1欧姆电极122和栅极电极108之间施加的电压，能相对于开关不产生延迟地使半导体装置300动作。从这样的理由出发，只要能进行基于对栅极电极108施加的电压的电流控制，则半导体装置300也可以具备蓄积型沟道，也可以具备反转型沟道。在本实施方式中，半导体装置300还具备第2碳化硅层105，该第2碳化硅层105在体区域104中的位于第1杂质区域103以及JFET区域60之间的一部分区域40与栅极绝缘膜107之间被配置为与一部分区域40接触。第2碳化硅层105例如是外延层，并作为蓄积型沟道发挥功能。第2碳化硅层105在第1碳化硅层120的上表面120a上跨体区域104的一部分区域40与第1杂质区域103以及漂移区域102接触。在为具有反转型沟道的半导体装置的情况下，将栅极绝缘膜107配置为与体区域104的一部分区域40直接接触。按照覆盖第1碳化硅层120的上表面120a的方式设置有层间绝缘膜109，在层间绝缘膜109设置有使栅极电极108露出的接触孔109a以及使第1欧姆电极122露出的接触孔109b。在接触孔109a内设置有布线112，布线112与栅极电极108电连接。在本实施方式中，在布线112和栅极电极108之间设置有金属硅化物层123。另外，在接触孔109b内设置有布线110，布线110与第1欧姆电极122接触而电连接。在半导体基板101的背表面IOlb设置有第2欧姆电极111。本实施方式的半导体装置300是由SiC半导体构成的功率半导体设备，优选使用于高耐压、大电流、高速动作用途。以下，示出了本实施方式的具体的构成的一例。在本实施方式的一例中，第1导电型是η型，第2导电型是ρ型。另外，第1欧姆电极122是源极电极，第2欧姆电极111是漏极电极。第1杂质区域103是源极区域。半导体基板101由六方晶系碳化硅构成。半导体基板101的厚度例如是250μπι 350 μ m,半导体基板101的杂质浓度例如是8 X 1018cm_3 (η+)。在将杂质浓度设定得低的情况下，还能将由立方晶系碳化硅构成的基板用于半导体基板101。第1碳化硅层120是在半导体基板101的主表面IOla上通过外延生长而形成的。第1碳化硅层120的厚度例如是4 μ m 15 μ m，杂质浓度例如是5 X 1015cm_3 (n_)。在半导体基板101和第1碳化硅层120之间可以设置别的外延层(例如，具有6X IO16CnT3的浓度的SiC层)。体区域104的厚度(S卩，从第1碳化硅层120的上表面120a起到体区域104的底表面为止的深度)例如是0. 5 μ m 1. 0 μ m，体区域104的杂质浓度例如是1. 5 X 1018cm_3 (p_)。另外，第1杂质区域103的厚度(S卩，从上表面120a起到第1杂质区域103的底表面为止的深度)例如是0. 4 μ m，第1杂质区域103的杂质浓度例如是5 X IO19CnT3 (n++)。接触区域202的上表面位于从第1碳化硅层120的上表面120a起0. 45 μ m的深度，接触区域202的底表面位于从上表面120a起0. 45 0. 9 μ m的深度。接触区域202的浓度例如是2X 102°cm_3(p+)。接触沟槽301的底表面301B位于从第1碳化硅层120的上表面120a起约0. 44 0. 85 μ m的深度，比体区域104的底部浅。第1碳化硅层120的上表面120a中的JFET区域60的长度Dj例如是3 μ m，体区域104的一部分区域40的长度Dc例如是0. 5 μ m。第2碳化硅层105通过在第1碳化硅层120上外延生长而形成。第2碳化硅层105的厚度例如是30nm 150nm。另夕卜，第2碳化硅层105的浓度例如是2X IO18CnT3 (ιΓ)。栅极绝缘膜107可以是氧化膜、氮氧化膜、或者这些膜的层叠膜。在此，例如由SiO2 (氧化硅)构成。栅极绝缘膜107的厚度例如是70nm。栅极电极108例如由poly-Si (聚合硅)构成，其厚度例如是500nm。第1欧姆电极122由Ni (镍)和Si (硅)的合金构成，其厚度例如是50nm。第1欧姆电极122可以由Ti (钛)以及Si (硅)的合金构成。另外，第2欧姆电极111例如也可以由Ti (钛)以及Si (硅)的合金、或者Ni (镍)以及Si (硅)的合金构成，其厚度例如是lOOnm。为了使将半导体装置300安装于塑料封装时的焊接容易，可以在第2欧姆电极111上沉积Ni和Ag、或者Ni和Au。尽管上述以半导体装置300具有η型的导电型作为第1导电型、具有ρ型的导电型作为第2导电型的情况为例进行了说明，但也可以具有ρ型的导电型作为第1导电型、具有η型的导电型作为第2导电型。另外，尽管图17所示的半导体装置300是平面型的MISFET，但本实施方式的半导体装置也可以是沟槽栅极构造的MISFET。进而，不局限于MISFET，例如可以是绝缘栅极型双极晶体管(Insulated Gate Bipolar Transistor ；IGBT)等其他的半导体装置。IGBT可以具有与图17所示的半导体装置300同样的构成。在此，使用第2导电型的基板作为半导体基板101。另外，第1杂质区域103成为发射极或者集电极区域，第1欧姆电极122成为发射极电极或者集电极电极，第2欧姆电极111成为集电极电极或者发射极电极。(第3实施方式的半导体装置的制造方法1)接下来，参照图18至图四来说明本实施方式的半导体装置的制造方法1。图18至图四是用于说明本实施方式的制造方法的示意性的工序截面图。首先，准备η型4H_SiC(0001)基板作为半导体基板101。该基板例如沿<11_20>方向设为8°或者4°的裁边，η型杂质浓度是IX IO18CnT3 5X IO19cnT3。接下来，如图18所示，在半导体基板101的主表面IOla上通过外延生长来形成第1碳化硅层120。例如使用硅烷(SiH4)和丙烷(C3H8)来作为原料气体，使用氢(H2)作为载流子气体，使用氮(N2)气体作为掺杂气体，并通过热CVD法使第1碳化硅层120外延生长。第1碳化硅层120的厚度为10 μ m以上，杂质浓度是1 X IO15CnT3 1 X IO1W30接下来，在第1碳化硅层120的上表面120a上沉积注入掩模材料(未图示)，并在该注入掩模材料之上形成光刻胶(未图示)。注入掩模材料例如是SiO2(氧化硅)。由氧化硅构成的注入掩模材料例如使用硅烷(SiH4)以及N2O气体且以200W的功率通过等离子CVD法而沉积。注入掩模材料的厚度例如是0. 5 1. 0 μ m。光刻胶(未图示)具有对体区域104以及JFET区域60进行规定的位置以及尺寸。光刻胶例如是感光性有机膜，并使用典型的光刻法而形成。光刻胶的厚度例如是1.5 2.0 μ m。以光刻胶为掩模，对注入掩模材料进行蚀刻，来形成第1注入掩模72，其后，去除光刻胶。注入掩模材料的蚀刻例如通过使用了 CF4气体和CHF3气体的各向异性干蚀刻法来进行。光刻胶例如通过基于氧等离子的灰化来去除。以下，只要不特别说明，用于离子注入的注入掩模也通过同样的方法来形成。接下来，将第1注入掩模72用作掩模，并例如将作为第2导电型的的杂质80的Al+注入到第1碳化硅层120，从而在第1碳化硅层120的上表面120a附近形成具有给定的深度的体区域104。离子注入例如是将基板的温度保持在500°C，以30keV至350keV的范围的不同能量来分多次进行的。体区域104的深度例如是0. 5μπι Ι.Ομπι。由体区域104夹持所规定的、第1碳化硅层120的上表面120a附近区域成为JFET区域60。本实施方式的JFET区域60的宽度Dj例如是3 μ m。另外，第1碳化硅层120中的、未形成体区域104的剩余的区域成为漂移区域102。接下来，如图19所示，按照覆盖第1注入掩模72的方式，在第1碳化硅层120的上表面120a上沉积注入掩模材料。注入掩模材料例如是POly-Si (聚合硅)，是通过热CVD法而形成的。例如将SiH4用作原料气体。通过对注入掩模材料进行各向异性蚀刻来进行蚀刻，从而在第1注入掩模72的侧壁形成第1侧壁71。第1侧壁71规定沟道的宽度(长度)Dc。在各向异性蚀刻中使用的气体例如是Cl2、02、HBr等的混合气体。接下来，通过将第1注入掩模72以及第1侧壁71作为掩模对第1碳化硅层120的上表面120a注入作为第1导电型的杂质82的诸如N+ (氮离子)或者P+ (磷离子)，来形成第1杂质区域103。离子注入例如是将半导体基板101的温度保持在500°C，以30keV至90keV的范围的不同能量来分多次进行的。第1杂质区域103的深度例如是0. 25 μ m。接下来，去除第1注入掩模72以及第1侧壁71。第1注入掩模72例如由氧化硅构成，因此以HF水溶液来去除，第1侧壁71由聚合硅构成，因此以HF、HN03以及H2O混合液来去除。此后，如图20所示，在第1碳化硅层120的上表面120a之上形成第3注入掩模73。通过使用第3注入掩模73，并以^OkeV注入例如Al离子，从而在第1杂质区域103的下方且体区域104的内部形成接触区域202。在去除了第3注入掩模73后，尽管未图示，但进行用于使注入到第1碳化硅层120的杂质离子激活的退火(激活退火)。激活退火例如在Ar气氛中以1700°C的温度进行30分钟。接下来，如图21所示，形成沟槽蚀刻用掩模74，并通过将其作为掩模对第1碳化硅层120进行干蚀刻，来形成用于体接触的接触沟槽301。该蚀刻例如使用Cl2、HBr和仏的混合气体。期望进行使接触沟槽301的开口的面积大于底表面的面积的、所谓的锥形蚀刻。由此，接触沟槽301的侧壁301S相对于第1碳化硅层120的上表面120a成为非垂直，能增大侧壁301S的面积。因此，由于能增大在后形成于接触沟槽301内的第1欧姆电极与第1杂质区域103以及接触区域202之间的接触面积，因此能降低它们之间的接触电阻。为了进行锥形蚀刻，例如，将Cl2以70sccm, HBr以50sccm, O2以2sccm的流量进行导入，并施加600W的ICP偏压以及150W的DC偏压，以1. 5Pa的压力进行蚀刻。优选地，接触沟槽301的底表面301B比第1杂质区域103的底表面以及接触区域202的上表面深且比接触区域202的底表面浅。接触沟槽301的深度(从第1碳化硅层120的上表面120a起到接触沟槽301的底表面301B为止的深度)例如是0. 4 μ m。此外，在该例中，将沟槽蚀刻用掩模74设计为其开口部位于接触区域202上，且开口部的宽度小于接触区域202的宽度。因此，接触沟槽301的开口以及底表面301B的宽度均小于接触区域202的宽度。接下来，如图22所示，在第1碳化硅层120的上表面120a之上以及接触沟槽301内形成第2碳化硅层105。本实施方式中的第2碳化硅层105由SiC构成。例如使用硅烷(SiH4)和丙烷(C3H8)来作为原料气体，使用氢(H2)作为载流子气体，使用氮(N2)气体作为掺杂气体，并通过热CVD法来形成第2碳化硅层105。第2碳化硅层105的导电型是第1导电型，其杂质浓度是1 X IO18CnT3 5 X IO1W30另外，第2碳化硅层105的厚度是30nm 150nm。此外，可以在第2碳化硅层105的生长的中途导入氮(N2)气体，使第2碳化硅层105的一部分成为高浓度。
接下来，如图23所示，在第2碳化硅层105上形成光刻胶76后，以光刻胶76为掩模来对第2碳化硅层105进行蚀刻。第2碳化硅层105的蚀刻例如是通过使用了 CF4以及O2的混合气体的干蚀刻而进行的。接下来，如图M所示，在去除了光刻胶76后，在第2碳化硅层105之上形成栅极绝缘膜(SiO2) 107，接下来，在栅极绝缘膜107之上形成栅极电极(poly-Si) 108。其后，在该栅极电极108之上形成光刻胶(未图示)，并对栅极电极108进行蚀刻来去除光刻胶。此外，可以使用相同的光刻胶来同时对栅极绝缘膜107和栅极电极108进行图案成形。在此情况下，从半导体基板101的主表面IOla的垂直方向观察，栅极绝缘膜107的端部和栅极电极108的端部大致匹配(未图示)。接下来，如图25所示，按照覆盖栅极电极108以及第2碳化硅层105的方式在第1碳化硅层120之上形成层间绝缘膜109。层间绝缘膜109例如由氧化硅(SiO2)构成，其厚度例如是1 OOOnm。接下来，如图沈所示，以光刻胶77为掩模来对层间绝缘膜109进行蚀刻。层间绝缘膜109的蚀刻例如是通过利用了 CHF3和化的混合气体的干蚀刻来进行的。在此，仅通过利用了 CHF3和&的混合气体的干蚀刻难以蚀刻到层间绝缘膜109中的位于接触沟槽301内的部分r。为此，如图27所示，为了去除位于接触沟槽301内的部分r，例如还进行使用了BHF等的湿蚀刻，或者使用了 CF4气体等的各向同性蚀刻。由此，形成使栅极电极108露出的接触孔109a、以及使接触沟槽301的底表面以及侧表面露出的接触孔109b。接下来，如图观所示，在去除了光刻胶77后，在接触孔109a以及接触孔109b内沉积接触金属(钛(Ti)或者镍(Ni))，并进行热处理，使接触金属与碳化硅或者聚合硅进行反应(硅化物化)。在对作为接触金属的Ti进行沉积的情况下，通过在沉积了 Ti后例如以9500C的温度进行热处理，能执行硅化物化。接下来，去除接触金属中的未被硅化物化的部分(未反应部分)。由此，在接触沟槽301内形成由金属硅化物构成、且与第1杂质区域103以及接触区域202接触的第1欧姆电极122。另外，在接触孔109a内，在栅极电极108上形成金属硅化物层123。如此，在本实施方式中，在接触沟槽301内，接触区域202以及第1杂质区域103的一部分与接触金属合金化而成为第1欧姆电极122。另外，通过在半导体基板101的背表面IOlb上沉积金属并进行热处理来形成第2欧姆电极111。例如，通过在沉积了 Ti后以950°C进行热处理而形成。最后，如图四所示，按照与第1欧姆电极122以及金属硅化物层123接触的方式，在接触孔109a以及109b内分别形成布线112、110。如此，完成半导体装置300。根据上述的制造方法1，只要在第1杂质区域103的下方形成期望的厚度的接触区域202即可，因此不需要像现有的半导体装置1000(图37)那样，将接触区域202遍历第1杂质区域103的厚度方向而形成。故而，由于能将接触区域202的厚度设置得比现有技术要薄，因此能减少用于形成接触区域202的离子注入的次数。因此，相比现有的制造方法，能缩短制造所需的时间，且能降低制造成本。另外，由于能不仅在接触沟槽301的底表面301B还在侧壁301S的一部分使第1欧姆电极122与接触区域202接触，因此能在抑制芯片面积的增大的同时，确保第1欧姆电极122和接触区域202之间的接触面积。其结果是，由于能降低第1欧姆电极122和体区域104之间的接触电阻，因此能抑制开关延迟。另外，根据上述方法，在将针对第1碳化硅层120的杂质的注入工序全部进行后形成接触沟槽301。故而，能在接触沟槽301的形成前，进行用于使注入到第1碳化硅层120的杂质激活的激活退火。本发明者探讨的结果是，若在接触沟槽301的形成后进行激活退火，则在激活退火时，通过接触沟槽301而露出的碳化硅会升华，从而碳化硅层表面会消失。其结果是，例如存在接触区域202变薄的风险。若接触区域202变薄，则在第1欧姆电极形成工序中，接触区域202整体会与接触金属反应(硅化物化)，从而还存在不能充分降低第1欧姆电极122和体区域104之间的接触电阻的可能性。为了避免该状况，需要将接触区域202预先形成得较厚。与此相对，若在接触沟槽301的形成前进行激活退火，则由于不需要考虑碳化硅的升华而例如将接触区域202预先形成得较厚，因此能使半导体装置300进一步微型化。(第3实施方式的半导体装置的制造方法2)接下来，说明本实施方式的半导体装置的制造方法2。图30是用于说明本实施方式的制造方法2的示意性的工序截面图。首先，以与参照图18 图20的前述的制造方法1同样的工序，来进行针对第1碳化硅层120的杂质的注入工序。接下来，如图30所示，按照覆盖在接触区域202的形成中所使用的第3注入掩模73的方式，形成掩模材料，例如通过CVD方法来形成硅氧化膜(未图示)。此后，进行各向异性蚀刻。由此，在第3注入掩模73的侧表面上得到由硅氧化膜构成的第2侧壁75。接下来，将第3注入掩模73以及第2侧壁75作为蚀刻掩模来形成接触沟槽301。在形成了接触沟槽301后，去除第3注入掩模73以及第2侧壁75。接下来，进行使注入到第1碳化硅层120的杂质离子激活的激活退火。如此，在该方法中，激活退火是在形成接触沟槽301后进行的。此后的工序与参照图22至图四的前述的制造方法1的工序同样，因此省略说明。在制造方法2中，也与制造方法1同样，能比现有技术减少在形成接触区域202时的离子注入次数。另外，能在抑制芯片面积增大的同时，确保第1欧姆电极122和接触区域202之间的接触面积。进而，根据制造方法2，通过形成第2侧壁75，并将其作为蚀刻掩模来形成接触沟槽301，能相对于接触区域202自匹配地形成接触沟槽301。因此，将不需要考虑光刻的重叠偏离，能减小第3注入掩模73的开口区域，因此能使半导体装置300进一步微型化。(第3实施方式的半导体装置的制造方法3)接下来，说明本实施方式的半导体装置的制造方法3。图31是用于说明本实施方式的制造方法3的示意性的工序截面图。首先，参照图18以及图19，以与前述的制造方法1同样的工序，在第1碳化硅层120中形成体区域104以及第1杂质区域103。接下来，如图31所示，使用在第1杂质区域103的形成中所使用的注入掩模(在此，第1注入掩模72以及第1侧壁71)，在体区域104内注入第2导电型的杂质。由此，在第1杂质区域103的下方形成接触区域202。在该方法中，从半导体基板101的主表面IOla的垂直方向观察，形成具有与第1杂质区域103的轮廓大致匹配的轮廓的接触区域202。
在形成了接触区域202后，去除第1注入掩模72以及第1侧壁71。接下来，进行使注入到第1碳化硅层120的杂质离子激活的激活退火。此后的工序与图21至图四的前述的制造方法1的工序同样，因此省略说明。此外，在此，在形成了第1注入掩模72以及第1侧壁71后，尽管先形成了第1杂质区域103，但也可以在第1碳化硅层120中先形成接触区域202，接下来，再形成第1杂质区域103。在制造方法3中，与制造方法1同样，能比现有技术减少在形成接触区域202时的离子注入次数。另外，能在抑制芯片面积增大的同时，确保第1欧姆电极122和接触区域202之间的接触面积。进而，根据制造方法3，由于不需要通过光刻来形成用于形成接触区域202的注入掩模，因此能使制造工序更简便。另外，能相对于体区域104自匹配地形成接触区域202。进而，如在制造方法1中说明的那样，通过在接触沟槽301的形成前进行激活退火，从而不需要考虑激活退火时的碳化硅的升华，能进一步高效地实现微型化。(第3实施方式的半导体装置的制造方法4)接下来，说明本实施方式的半导体装置的制造方法4。图32是用于说明本实施方式的制造方法4的示意性的工序截面图。参照图31，以与前述的制造方法3同样的方法，使用在第1杂质区域103的形成中所使用的注入掩模，进行用于在第1碳化硅层120形成接触区域202的杂质的注入工序。接下来，如图32所示，按照覆盖在接触区域202的形成时使用的注入掩模(在此，第1注入掩模72以及第1侧壁71)的方式，形成掩模材料，例如基于CVD方法的硅氧化膜(未图示)。此后，进行各向异性蚀刻。由此，在第1侧壁71的侧表面上得到由硅氧化膜构成的第2侧壁75'。接下来，将第1注入掩模72、第1侧壁71以及第2侧壁75'作为蚀刻掩模来形成接触沟槽301。在形成接触沟槽301后，去除第1注入掩模72、第1侧壁71以及第2侧壁75'。接下来，进行使已注入到第1碳化硅层120的杂质离子激活的激活退火。如此，在该方法中，激活退火是在形成了接触沟槽301后进行的。此后的工序参照图22至图四与前述的制造方法1的工序同样，因此省略说明。在制造方法4中，也与制造方法1同样，能比现有技术减少在形成接触区域202时的离子注入次数。另外，能在抑制芯片面积的增大的同时，确保第1欧姆电极122和接触区域202之间的接触面积。进而，根据制造方法4，能将接触沟槽301、接触区域202以及第1杂质区域103均相对于体区域104自匹配地形成。因此，将不需要考虑光刻的重叠偏离，能进一步高效地使半导体装置300微型化。本实施方式的制造方法不局限于上述方法，能进行各种改变。例如，尽管在第1 制造方法4中，通过在用于形成体区域104的第1注入掩模72中形成第1侧壁71，来设置了在形成第1杂质区域103时的注入掩模，但也可以将在形成第1杂质区域103时的注入掩模与第1注入掩模72分开进行光刻来形成。上述的第1 第3实施方式的半导体装置尽管是具有平面构造的MISFET，但也可以是具有栅极沟槽构造的MISFET。
图33以及图34分别是例示第1 第3实施方式的其他的半导体装置的示意性的截面图。图33以及图34所示的半导体装置400，500均是具有栅极沟槽构造的反转沟道型的MISFET。为了简单，对与图1以及图17同样的构成要素赋予相同的参照符号，并省略说明。图33所示的半导体装置400具有与图1所示的半导体装置100同样的接触沟槽构造。另外，图34所示的半导体装置500具有与图17所示的半导体装置300同样的接触沟槽构造。在这些半导体装置400、500中，第1杂质区域103配置于第1碳化硅层120的表面区域，体区域104在第1杂质区域103的下方按照与第1杂质区域103接触的方式而形成。接触区域202配置于体区域104内，并与体区域104电连接。漂移区域102配置于体区域104和半导体基板101之间。在第1碳化硅层120中形成有贯穿第1杂质区域103以及体区域104而到达漂移区域102的栅极沟槽303。在栅极沟槽303内，按照与漂移区域102、体区域104以及第1杂质区域103接触的方式形成有栅极绝缘膜107。在栅极沟槽303内，在栅极绝缘膜107上设置有栅极电极108。其他的构成与图1或图17所示的构成同样。半导体装置400、500例如能按照如下的方式制造。首先，在半导体基板101的主表面IOla上形成第1碳化硅层120。接下来，通过对第1碳化硅层120注入杂质，来形成第1导电型的第1杂质区域103以及第2导电型的体区域104。此后，在第1碳化硅层120上设置注入掩模，并使用该注入掩模来对体区域104注入第2导电型的杂质，从而形成接触区域202。接下来，在第1碳化硅层120形成接触沟槽301以及栅极沟槽303。用于形成这些沟槽301、303的蚀刻可以同时进行，也可以分开进行。此外，在制造半导体装置500时，在分开进行用于形成接触沟槽301以及栅极沟槽303的蚀刻的情况下，可以参照图30与前述的方法同样地，通过在形成接触区域202时用到的掩模设置侧壁，来形成用于形成接触沟槽301的蚀刻掩模。此外，尽管半导体装置400、500是反转沟道型，但也可以是蓄积沟道型。在形成蓄积沟道型MISFET的情况下，在栅极沟槽303的侧壁和栅极绝缘膜107之间按照与第1杂质区域103、体区域104以及漂移区域102接触的方式形成第2碳化硅层。第1 第3实施方式的半导体装置具有平面构造，可以是具有在与图1、图17所示的MISFET不同的位置处配置了第2碳化硅层(沟道层)的构造的MISFET。图35以及图36分别是例示第1 第3实施方式的其他的半导体装置的示意性的截面图。图35以及图36所示的半导体装置600、700是具有平面构造的蓄积沟道型的MISFET。为了简单，对与图1、图17同样的构成要素赋予相同的参照符号，并省略说明。图35所示的半导体装置600具有与图1所示的半导体装置100同样的接触沟槽构造。另外，图36所示的半导体装置700具有与图17所示的半导体装置300同样的接触沟槽构造。在半导体装置100、300中，成为沟道层的第2碳化硅层105按照与第1杂质区域103的上表面接触的方式进行配置。与此相对，在图35以及图36所示的半导体装置600、700中，在第1碳化硅层120中按照与第1杂质区域103的侧表面接触的方式配置有沟道层705。沟道层705例如通过在第1碳化硅层120中注入第1导电型的杂质离子而形成。半导体装置600、700的其他的构成与图1以及图17所示的半导体装置100、300相同。由于上述的半导体装置400、600具备与图1所示的半导体装置100相同构造的接触沟槽，因此具有同样的优点。另外，由于半导体装置500、700具备与图17所示的半导体装置300相同构造的接触沟槽，因此具有同样的优点。工业实用性本发明能适用于利用了碳化硅的各种半导体装置，能特别适合能进行高速动作的功率半导体设备。符号的说明60 JFET 区域71第1侧壁72第1注入掩模73第3注入掩模74蚀刻用掩模75、75'第 2 侧壁76、77、79 光刻胶78第2注入掩模80、84第2导电型的杂质82第1导电型的杂质100、200、300、400、500、600、700、1000 半导体装置101半导体基板102漂移区域103第1杂质区域104体区域105第2碳化硅层107栅极绝缘膜(栅极氧化膜)108栅极电极109层间绝缘膜109a、109b 接触孔110 布线111第2欧姆电极112 布线120第1碳化硅层121,301 接触沟槽122第1欧姆电极123金属硅化物层131,202,207 接触区域132第2杂质区域303栅极沟槽
705沟道层W1、W2接触区域的距离沟槽接触侧壁的宽度
权利要求
1.一种半导体装置，具备半导体基板，其具有主表面以及背表面；第1碳化硅层，其配置于所述半导体基板的所述主表面上；第1导电型的第1杂质区域，其配置于所述第1碳化硅层；第2导电型的体区域，其被配置为在所述第1碳化硅层中与所述第1杂质区域相邻；第2导电型的接触区域，其在所述体区域内配置于比所述第1杂质区域更深的位置，并以比所述体区域更高的浓度来含有第2导电型的杂质；第1导电型的漂移区域，其配置于所述第1碳化硅层中的、除了所述体区域以及所述第1杂质区域以外的区域；和第1欧姆电极，其与所述第1杂质区域以及所述接触区域欧姆接触，在所述第1碳化硅层中设置有贯穿所述第1杂质区域的接触沟槽，所述接触沟槽具有底表面以及侧壁，所述接触沟槽的侧壁包含位于比所述第1杂质区域的底表面更深的位置处的侧壁下部、以及位于与所述第1杂质区域的底表面同样深度或者比该底表面更浅的位置处的侧壁上部，所述第1欧姆电极配置于所述接触沟槽内，且在所述接触沟槽的侧壁下部的至少一部分以及底表面与所述接触区域接触。
2.根据权利要求1所述的半导体装置，其中，所述接触沟槽的侧壁下部相对于所述第1碳化硅层的上表面的倾斜角α小于90度。
3.根据权利要求2所述的半导体装置，其中，所述接触沟槽的侧壁上部相对于所述第1碳化硅层的上表面的倾斜角β小于90度，且所述倾斜角β大于所述倾斜角α。
4.根据权利要求1 3中任一项所述的半导体装置，其中，所述接触沟槽具有比所述底表面的面积大的开口。
5.根据权利要求1 4中任一项所述的半导体装置，其中，从与所述半导体基板的所述主表面垂直的方向观察，所述接触沟槽的底表面位于所述接触区域的轮廓的内部。
6.根据权利要求1 5中任一项所述的半导体装置，其中，所述第1欧姆电极配置于所述接触沟槽内以及所述第1碳化硅层的上表面上，并在所述第1碳化硅层的上表面上与所述第1杂质区域接触。
7.根据权利要求1 6中任一项所述的半导体装置，其中，所述第1欧姆电极在所述接触沟槽的侧壁上部的至少一部分与所述第1杂质区域接触。
8.根据权利要求1 7中任一项所述的半导体装置，其中，所述第1碳化硅层还具有第2杂质区域，其以与所述第1杂质区域大致相同的浓度来含有相同的第1导电型的杂质，而且，以比所述第1杂质区域高的浓度来含有第2导电型的杂质，在所述第1欧姆电极和所述第1杂质区域之间沿着所述接触沟槽的所述侧壁上部配置所述第2杂质区域。
9.根据权利要求1 8中任一项所述的半导体装置，其中，从与所述半导体基板的所述主表面垂直的方向观察，所述接触区域中的位于所述接触沟槽的底表面的周围的部分与所述第1杂质区域重叠。
10.根据权利要求9所述的半导体装置，其中，所述接触区域中的从与所述半导体基板的所述主表面垂直的方向观察呈现为与所述第1杂质区域重叠的部分，比位于所述接触沟槽的底表面的下方的部分要厚。
11.一种半导体装置的制造方法，包含工序(a)，使用具有主表面以及背表面的半导体基板，在所述半导体基板的主表面上形成第1碳化硅层，该第1碳化硅层包含第2导电型的体区域、配置为与所述体区域相邻的第1导电型的第1杂质区域、以及配置于除了所述体区域以及所述第1杂质区域以外的区域的第1导电型的漂移区域，且所述体区域的至少一部分位于比所述第1杂质区域深的位置；工序(b)，在所述第1碳化硅层中形成贯穿所述第1杂质区域而到达所述体区域的接触沟槽；工序(c)，通过从所述接触沟槽的底表面以及侧壁向所述体区域注入第2导电型的杂质，从而在位于比所述第1杂质区域深的位置处形成第2导电型的接触区域；和工序(d)，至少在所述接触沟槽内形成与所述第1杂质区域接触并且在所述接触沟槽的侧壁的一部分以及底表面与所述接触区域接触的第1欧姆电极。
12.根据权利要求11所述的半导体装置的制造方法，其中，在所述工序(d)中，在所述接触沟槽内以及所述第1碳化硅层的上表面上形成在所述第1碳化硅层的上表面与所述第1杂质区域接触的所述第1欧姆电极。
13.根据权利要求11或12所述的半导体装置的制造方法，其中，所述第1欧姆电极在所述接触沟槽的侧壁中的与所述杂质区域的底表面同样深度或比该底表面浅的部分与所述第1杂质区域接触。
14.根据权利要求11 13中任一项所述的半导体装置的制造方法，其中，在所述工序(c)中，从所述接触沟槽的侧壁还向所述第1杂质区域注入第2导电型的杂质，由此在所述第1杂质区域中形成第2杂质区域。
15.根据权利要求11 14中任一项所述的半导体装置的制造方法，其中，在所述工序(b)中，按照所述接触沟槽的侧壁中的比所述杂质区域的底表面深的部分相对于所述第1碳化硅层的上表面的倾斜角α小于90度的方式，来形成所述接触沟槽。
16.根据权利要求15所述的半导体装置的制造方法，其中，在所述工序(b)中，按照所述接触沟槽的侧壁中的与所述杂质区域的底表面同样深度或者比该底表面浅的部分相对于所述第1碳化硅层的上表面的倾斜角β小于90度且所述倾斜角β大于所述倾斜角α的方式，来形成所述接触沟槽。
17.一种半导体装置的制造方法，包含工序(A)，使用具有主表面以及背表面的半导体基板，在所述半导体基板的所述主表面上形成第1碳化硅层，该第1碳化硅层包含第2导电型的体区域、配置为与所述体区域相邻的第1导电型的第1杂质区域、以及配置于除了所述体区域以及所述第1杂质区域以外的区域的第1导电型的漂移区域，且所述体区域的至少一部分位于比所述第1杂质区域深的位置；工序(B)，在所述体区域内形成位于比所述第1杂质区域深的位置且以比所述体区域高的浓度来含有第2导电型的杂质的第2导电型的接触区域；工序(C)，在所述第1碳化硅层中形成贯穿所述第1杂质区域而到达所述接触区域的接触沟槽；和工序(D)，在所述接触沟槽内形成与所述第1杂质区域接触并且在所述接触沟槽的侧壁的一部分以及底表面与所述接触区域接触的第1欧姆电极。
18.根据权利要求17所述的半导体装置的制造方法，其中，在所述工序(C)中，将所述接触沟槽按照使其底表面配置在比所述接触区域的底表面浅的位置处的方式来形成。
19.根据权利要求17或18所述的半导体装置的制造方法，其中，所述工序(A)包含在所述半导体基板的所述主表面上形成第1导电型的第1碳化硅层的工序；在所述第1碳化硅层上形成第1掩模的工序；通过从所述第1掩模的上方向所述第1碳化硅层注入第2导电型的杂质，来在所述第1碳化硅层中形成体区域的工序；通过在所述第1掩模的侧壁中形成第1侧壁，来得到由所述第1掩模以及所述第1侧壁构成的第2掩模的工序；和通过从所述第2掩模的上方向所述第1碳化硅层注入第1导电型的杂质，来在所述第1碳化硅层中形成第1杂质区域的工序。
20.根据权利要求19所述的半导体装置的制造方法，其中，所述工序(B)包含在所述第1碳化硅层上形成第3掩模的工序；和通过从所述第3掩模的上方向所述第1碳化硅层注入第2导电型的杂质，来在所述第1碳化硅层中形成接触区域的工序，所述工序(C)包含在所述第3掩模的侧壁中形成第2侧壁，来得到由所述第3掩模和所述第2侧壁构成的沟槽形成用掩模的工序；和将所述沟槽形成用掩模作为蚀刻掩模，来在所述第1碳化硅层形成接触沟槽的工序。
21.根据权利要求17或18所述的半导体装置的制造方法，其中，所述工序(A)包含在所述第1碳化硅层上形成第2掩模的工序；和通过从所述第2掩模的上方向所述第1碳化硅层注入第1导电型的杂质，来在所述第1碳化硅层中形成第1杂质区域的工序，所述工序(B)包含通过从所述第2掩模的上方向所述第1碳化硅层注入第2导电型的杂质，来在比所述第1杂质区域深的位置处形成接触区域的工序。
22.根据权利要求21所述的半导体装置的制造方法，其中，所述工序(C)包含在所述第2掩模的侧壁中形成第2侧壁，来得到由所述第2掩模和所述第2侧壁构成的沟槽形成用掩模的工序；和将所述沟槽形成用掩模作为蚀刻掩模，来在所述第1碳化硅层中形成接触沟槽的工序。
23.根据权利要求19或21所述的半导体装置的制造方法，其中，在所述工序(B)后，且在所述工序(C)前，进行用于使已注入到所述第1碳化硅层的杂质激活的激活退火。
24.根据权利要求17 23中任一项所述的半导体装置的制造方法，其中，所述工序(C)中，按照从与所述半导体基板的所述主表面垂直的方向观察，所述接触沟槽的底表面位于所述接触区域的轮廓的内部的方式，来形成所述接触沟槽。
25.根据权利要求11 M中任一项所述的半导体装置的制造方法，其中，所述接触沟槽具有比所述接触沟槽的底表面的面积大的开口。
26.根据权利要求11 25中任一项所述的半导体装置的制造方法，其中，形成所述第1欧姆电极的工序包含在所述接触沟槽内以及所述第1碳化硅层的上表面的一部分使金属沉积的工序；和通过热处理使所述金属和所述第1碳化硅层进行反应来形成含有金属硅化物层的第1欧姆电极的工序。
全文摘要
半导体装置(100)具备配置于半导体基板(101)的主表面上的第1碳化硅层(120)；配置于第1碳化硅层的第1导电型的第1杂质区域(103)；第2导电型的体区域(104)；在体区域内配置于比第1杂质区域(103)更深的位置、且以比体区域更高的浓度来含有第2导电型的杂质的第2导电型的接触区域(131)；第1导电型的漂移区域(102)；和与第1杂质区域(103)以及接触区域(131)欧姆接触的第1欧姆电极(122)，在第1碳化硅层(120)中设置有贯穿第1杂质区域(103)的接触沟槽(121)，第1欧姆电极(122)配置于接触沟槽(121)内，且在接触沟槽的侧壁下部(121cL)的至少一部分以及底表面(121b)与接触区域(131)接触。
文档编号H01L21/768GK102576723SQ201080047439
公开日2012年7月11日 申请日期2010年10月19日 优先权日2009年10月23日
发明者山下贤哉, 工藤千秋, 庭山雅彦 申请人:松下电器产业株式会社