专利名称：芯片封装体的制作方法
技术领域：
本发明涉及一种芯片封装体，且特别是涉及晶片级芯片封装体。
背景技术：
传统的晶片级封装可能遭遇接触不良、晶片翘曲变形、导电线路短路、静电放电冲击、或不易平坦化等问题。因此，业界亟需一种新颖的芯片封装体。
发明内容
本发明一实施例提供一种芯片封装体，包括一半导体基底，具有一第一表面和一第二表面；一元件区或感测区和一导电垫，设置于该第一表面上；一孔洞，自该第二表面延伸至该导电垫；一绝缘层，位于该孔洞的一侧壁上；一承载基底，位于该第二表面及该绝缘层之上；一第一线路重布层，位于该承载基底与该绝缘层之间，且位于该孔洞之中而与该导电垫电性接触，其中该第一线路重布层的一边缘外露于由该承载基底与该绝缘层所组成的一侧壁；一第二线路重布层，位于该承载基底的一表面上，且沿着该承载基底与该绝缘层所组成的该侧壁而朝该第二表面延伸，并与该第一线路重布层的外露的该边缘电性接触；以及一缓冲层，位于该半导体基底的该第二表面之上或之下，且位于该第二线路重布层与该半导体基底之间而使该第二线路重布层不与该半导体基底直接接触。本发明一实施例提供一种芯片封装体，包括一半导体基底，具有一第一表面及一第二表面；一元件区或感测区，位于该半导体基底之上或之中；一导电垫，位于该半导体基底之上或之中，且与该元件区或感测区电连接；一孔洞，自该第二表面朝该第一表面延伸， 并露出该导电垫；一绝缘层，位于该孔洞的侧壁上；一线路重布层，位于该孔洞之中且与该导电垫电连接；以及一导电层，位于该线路重布层与该导电垫之间。本发明一实施例提供一种芯片封装体，包括一芯片，具有一第一侧边及一第二侧边，且具有一上表面及一下表面，其中该第一侧边大于该第二侧边；多个第一导电垫，沿着该第一侧边排列；多个第一沟槽凹口，沿着该第一侧边排列，且自该下表面朝该上表面延伸；多个第一线路重布层，分别位于其中一该些第一沟槽凹口的侧壁上，并分别与其中一该些第一导电垫电连接；多个第二导电垫，沿着该第二侧边排列；多个第二沟槽凹口，沿着该第二侧边排列，且自该下表面朝该上表面延伸；多个第二线路重布层，分别位于其中一该些第二沟槽凹口的侧壁上，并分别与其中一该些第二导电垫电连接；以及一感光绝缘层，覆盖于该芯片的该下表面之上，其中该感光绝缘层填充进入该些第一沟槽凹口的总量小于或等于该感光绝缘层填充进入该些第二沟槽凹口的总量。为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附附图，作详细说明如下
图IA-图IE为本发明的一实施例的芯片封装体的一系列制作工艺剖视图；图2为本发明一实施例的芯片封装体于切割前的上视图；图3为本发明一实施例的芯片封装体的中间制作工艺剖视图。主要元件符号说明20 芯片封装体；20a、20b 侧边；30 凹陷；100 半导体基底；100a、100b 表面；102 导电垫；103 孔洞；104 半导体元件；106 静电放电防护层；108、130 粘着层；110 承载基底；120 缓冲层；122、134 绝缘层；124 导电块；126,142 线路重布层；128 填充层；132 支撑基板；136 保护层；138 导电凸块；140 沟槽凹口；SC 切割道；T T型接触。
具体实施例方式以下以实施例并配合附图详细说明本发明，在附图或说明书描述中，相似或相同的部分使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，以简化或是方便标示。再者，附图中各元件的部分将以描述说明之，值得注意的是，图中未绘示或描述的元件， 为所属技术领域中具有通常知识者所知的形式。另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。再者， 当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。本发明以一制作感测元件封装体(sensor package)的实施例作为说明，特别是应用在指纹辨识器的芯片封装体。然而，可以了解的是，在本发明的芯片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active orpassive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronicdevices)、微机电系统(Micro Electro Mechanical System ；MEMS)、微、流体系统(micro fluidic systems)、或禾0 用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶片级封装(wafer scale package ；WSP)制作工艺对影像感测元件、发光二极管 (light-emitting diodes ;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制云力器(micro actuators)、表面声波元件 (surface acoustic wavedevices)、压；O感须!|器(process sensors)、喷墨头(ink printer heads)、或功率模块(power IC modules)等半导体芯片进行封装。其中上述晶片级封装制作工艺主要指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶片上，再进行封装制作工艺，也可称之为晶片级封装制作工艺。另外，上述晶片级封装制作工艺也适用于由堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路 (multi-layer integratedcircuit devices)的芯片封装体。请参阅图IA至图1E，其显示依据本发明的一实施例的芯片封装体的一系列制作工艺剖视图。如图IA所示，首先提供半导体基底100，其具有第一表面100a及第二表面 100b。半导体基底100例如可为具有多颗芯片的半导体晶片(如硅晶片)或硅基板。其次，半导体基底100中形成有至少一半导体元件104及与之电连接的导电垫102。此技术人士当可了解，半导体元件104与导电垫102之间的导电通路有诸多型式，例如内连线结构 (interconnection)，因此针对半导体元件104与导电垫102之间的导电通路在此不作复述，并也不于附图中显示。其中，半导体元件104例如包括指纹辨识器、影像感测器元件或是其他微机电结构，另为简化说明起见，本例仅以元件区或感测区为例而予以显示。在此实施例中，所形成的导电垫102包括单层导电层或多层导电层，例如可以由铜(copper ;Cu)、 铝(aluminum ；Al)或其它合适的金属材料所制成。在一实施例中，半导体基底上方如元件区或感测区(104)上可另覆盖有一绝缘保护层(passavition)(并未显示)，以避免受到损伤。接着，请参阅图1B，可选择性于半导体基底100的第一表面100a上形成静电放电防护层(ESD protecting layer) 106，其可避免芯片在制作过程中或后续使用时受到静电放电的伤害。静电放电防护层106的材质包括导电材料，例如是金属材料。例如，可在半导体基底100的第一表面100a上形成金属层。接着，将金属层图案化以露出导电垫102及半导体元件104。此图案化金属层可作为一实施例中的静电放电防护层106，其可电连接接地线以将流入的静电电流导引至接地端。请参阅图1B，在半导体基底100上接合承载基底110以利后续制作工艺的进行。 例如，可通过粘着层108而将承载基底110接合于半导体基底100之上。此外，在后续制作工艺中，将移除承载基底110，此时粘着层108可用作芯片封装体的保护层。承载基底110 例如可为半导体基底、玻璃基底、或其他相似物。在一实施例中，为避免承载基底110在后续制作工艺中松脱，粘着层108较佳采用粘着力较强的胶体。此时，承载基底110可选择通过研磨或蚀刻去除的材料，以方便后续的移除步骤。因此，在一实施例中，选用可研磨及蚀刻的基底(例如硅基底)作为承载基底110，例如可采用一硅晶片。请继续参阅图1C，在半导体基底100中形成露出导电垫102的孔洞103。例如，可通过光刻及蚀刻制作工艺而自半导体基底100的第二表面IOOb蚀刻形成朝第一表面IOOa 延伸的孔洞103。接着，如图IC所示，在半导体基底100的第二表面IOOb上形成缓冲层120。缓冲层120的材质例如可为(但不限于)防焊层、光致抗蚀剂层等感光绝缘材料、或其他绝缘材料。接着，在半导体基底100的第二表面IOOb上形成绝缘层122。绝缘层122例如可顺应性形成于第二表面100b、孔洞103的侧壁及底部、以及缓冲层120之上。在一实施例中，绝缘层122采用本身即可经由曝光及显影制作工艺而图案化的感光绝缘材质或通过化学气相沉积法制作氧化层等绝缘材料。接着，移除孔洞103的底部上的至少部分绝缘层122 以使其下的导电垫102至少部分露出。接着，可在半导体基底100的第二表面IOOb上形成线路重布层126。线路重布层 126的材质为导电材料，例如包括铜或铝等。线路重布层1 可自第二表面IOOb沿着孔洞 103的侧壁上的绝缘层122而向孔洞103的底部的方向延伸以与导电垫102电性接触。在一实施例中，可选择性于线路重布层1 与导电垫102之间形成导电块124。其中导电块124由于突出于导电垫102，因此可改善导电垫凹陷于孔洞103底部处的绝缘层 122内而不易与线路重布层1 接触的问题，亦即通过导电块1 可确保线路重布层1 与导电垫102之间的电连接。举例而言，可先在移除部分的绝缘层122以露出导电垫102的步骤后，通过例如是化学电镀或无电镀等方式而于所露出的导电垫102上直接形成导电块 124。通过例如是化学电镀、或无电镀等方式所形成的导电块124由导电垫102的表面开始成长，可确保导电块124与导电垫102之间的电连接。接着，可例如以(但不限于)溅镀的方式，并配合图案化制作工艺而形成图案化导电层以作为线路重布层126。由于在一实施例中，预先形成了导电块124，其提供较佳的接触表面轮廓。因此，可确保所形成的线路重布层126能通过导电块IM而与其下的导电垫 102电连接，而不会受到绝缘层122的轮廓的影响而未能成功与导电垫电性接触。在一实施例中，由于导电块1 采用化学电镀法形成，因而其材质可不同于线路重布层126的材质。 此外，在一实施例中，导电块124的厚度可选择大于位于孔洞103的底部上的绝缘层122的厚度。即，导电块1 突出于孔洞103底部处的绝缘层122，可使后续形成的线路重布层1 更容易与之接触而确保线路重布层1 与导电垫102之间的电连接。请参照图1D，接着于半导体基底100的第二表面IOOb上接合支撑基板132，其例如可为(但不限于)玻璃基板。在一实施例中，通过粘着层130而将支撑基板132接合于半导体基底100的第二表面IOOb上。在一实施例中，可在形成粘着层130之前，先在半导体基底100的第二表面IOOb上形成填充层128。填充层1 可填入孔洞130中，以降低深宽比，并提供一相对平坦的表面，其利于后续粘着层130的形成与支撑基板132的接合。填充层128的材质可例如为(但不限于)防焊材料、光致抗蚀剂材料、或其相似物。接着，以图IE说明后续的制作工艺，其中，为方便说明仅显示导电垫102附近的剖视图，半导体元件104附近的结构则省略于图中，可参照图ID所示的结构。首先，在支撑基板132上形成绝缘层134，其例如为环氧树脂或防焊材料。
如图IE所示，对半导体基底100的第二表面IOOb上邻接切割道的位置进行刻痕 (notching)步骤，形成沟槽凹口 (channel of notch) 140，沟槽凹口 140由绝缘层134 壁开始延伸，并使重布线路层126的边缘经由沟槽凹口 140暴露出来，其中，缓冲层120的厚度与材质作为缓冲，因此切割刀不至于贯穿缓冲层120，可避免切割刀切至半导体基底 100。在一实施例中，孔洞103的底部仅具一层绝缘层(即绝缘层12 ，有利于后续形成露出导电垫102的开口。至于相应于沟槽凹口 140的底部的位置，形成有缓冲层120及绝缘层122，其总厚度较厚，因而确保刻痕步骤的进行不会切割至半导体基底100。接着，请参阅图1E，在绝缘层134上形成线路重布层142，且延伸至沟槽凹口 140 的侧壁及底部上，并与线路重布层126构成电性接触，例如形成一 T型接触(T contact) 0 可通过例如是減键(sputtering)、蒸键(evaporating)或电键(electroplating)的方式， 沉积例如是铜、铝或镍(nickel ；Ni)的导电材料层(未绘示)于绝缘层134上以及沟槽140 内，再通过光刻及蚀刻制作工艺图案化导电材料层，以形成上述线路重布层142。由于在此实施例中，预先于相应于沟槽凹口 140的位置的半导体基底100上形成缓冲层120，使沟槽凹口 140不至于延伸至半导体基底100。因此，用以与线路重布层126电性接触的线路重布层142不会接触半导体基底100，确保导电线路之间不发生短路。然后，在绝缘层134以及线路重布层142上涂布保护层136，其覆盖线路重布层 142。在一实施例中，保护层136的为感光绝缘材料，如光致抗蚀剂层或防焊层。接着，图案化保护层136，形成露出部分的线路重布层142的开口。接着，在保护层136的开口内涂布焊料，且进行回焊(reflow)步骤，以形成导电凸块138，导电凸块138可以是球状栅格阵列 (ball grid array ；BGA)或平面栅格阵列(land grid array ；LGA) 接着，进行移除承载基底110与切割半导体基底100的步骤以形成数个彼此分离的芯片封装体，如图IE所示。承载基底110的移除例如可采用先研磨去除大部分的材料，再以蚀刻的方式去除剩余小部分的材料，在一实施例中，可进一步使静电防护层部分露出，以通过外部接触导引静电电流至接地线。而半导体基底100的切割是沿着预定的切割道SC。此外，一般而言，在形成保护层136时，保护层136通常会自半导体基底背面延伸进入沟槽凹口 140。在一实施例中，由于保护层136为一种感光绝缘层，例如是光致抗蚀剂或防焊层。因此，可视情况及需求而将保护层136(或感光绝缘层)图案化以至少部分移除沟槽凹口 140中的保护层136。例如，在图IE的实施例中，沟槽凹口 140中的保护层136大抵被完全移除。然应注意的是，本发明实施例的实施方式不限于此，在其他实施例中，可仅部分移除沟槽凹口 140中的保护层136。在一实施例中，芯片封装体所封装的芯片为具有一长边与一短边的芯片。例如，芯片封装体所封装的芯片为长方形芯片。图2显示本发明一实施例的芯片封装体于切割前的上视图，其中相同或相似的标号用以标示相同或相似的元件。如图2所示，在一实施例中，半导体基底100为一半导体晶片，其上形成有多个即将切割而彼此分离的芯片封装体20。在此实施例中，芯片封装体20具有第一侧边20a及第二侧边20b，其中第一侧边20a的长度大于第二侧边20b的长度。在此情形下，请同时参照图1E，可将第一侧边20a侧的沟槽凹口 140中的保护层136至少部分移除。S卩，对单一芯片封装体20而言，使较长的第一侧边20a侧中的每一沟槽凹口 140中的保护层136至少部分移除或全部去除，例如使长边处沟槽凹口内的保护层136含量少于或等于短边处沟槽凹口内的保护层136含量。如此，对整个半导体晶片(100)而言，原本较长侧边(χ方向)上所含的保护层136总量容易累积过多的问题可获得改善，如此可避免后续需加温的制作工艺中，半导体晶片(100)因保护层136于长边及短边处的热涨冷缩失衡而发生弯曲等现象。此外，本发明实施例的芯片封装体在不脱离本发明实施例的精神下，还可有许多其他变化。请参照图IC及图1E，在此实施例中，由于预先形成缓冲层120(图1C)，因而在后续刻痕步骤时(图1E)，可避免沟槽凹口 140延伸进入半导体基底100中，并进一步避免后续形成的线路重布层142与半导体基底100接触而造成短路。然而，本发明实施例的实施方式不限于此。在另一实施例中，如图3所示，可预先于原本将形成缓冲层120的半导体基底位置处形成凹陷30，并将缓冲层120’填入凹陷30中。如此，在后续刻痕步骤时，即使所形成的沟槽凹口延伸进入半导体基底100中，但仅会停在凹陷30内的缓冲层120’中，因此可进一步避免后续形成的线路重布层与半导体基底100接触而造成短路。在此情形下， 线路重布层126在孔洞103外的部分，如延伸至T型接触的位置由于皆位于平坦化的绝缘层122上。因此相较于图IE实施例的结构，线路重布层1 具较少的转折点，其结构可能较稳定而不易发生断线。虽然本发明已揭露较佳实施例如上，然而其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，可做些许更动与润饰，因此本发明的保护范围应以附上的权利要求所界定为准。
权利要求
1.一种芯片封装体，包括半导体基底，具有第一表面和第二表面； 元件区或感测区和导电垫，设置于该第一表面上； 孔洞，自该第二表面延伸至该导电垫； 绝缘层，位于该孔洞的一侧壁上； 承载基底，位于该第二表面及该绝缘层之上；第一线路重布层，位于该承载基底与该绝缘层之间，且位于该孔洞之中而与该导电垫电性接触，其中该第一线路重布层的一边缘外露于由该承载基底与该绝缘层所组成的一侧壁；第二线路重布层，位于该承载基底的一表面上，且沿着该承载基底与该绝缘层所组成的该侧壁而朝该第二表面延伸，并与该第一线路重布层的外露的该边缘电性接触；以及缓冲层，位于该半导体基底的该第二表面之上或之下，且位于该第二线路重布层与该半导体基底之间而使该第二线路重布层不与该半导体基底直接接触。
2.如权利要求1所述的芯片封装体，其中该第一线路重布层在由该孔洞的侧壁延伸至该第二表面上的一转折点的位置与该第一线路重布层与该第二线路重布层之间的一接触位置为不共平面，且其中该缓冲层位于该第二表面之上。
3.如权利要求1所述的芯片封装体，其中该第一线路重布层在由该孔洞的侧壁延伸至该第二表面上的一转折点的位置与该第一线路重布层与该第二线路重布层之间的一接触位置大抵等高，且其中该缓冲层位于该第二表面之下，该缓冲层的一下表面大抵与该第二表面共平面。
4.如权利要求1所述的芯片封装体，其中该承载基底与该绝缘层之间具有粘着层，该粘着层与该承载基底直接接触，且该粘着层与该承载基底之间的一接触界面大抵平坦。
5.如权利要求4所述的芯片封装体，还包括填充层，位于该粘着层与该第一线路重布层之间。
6.如权利要求5所述的芯片封装体，其中该填充层大抵将该孔洞填满。
7.如权利要求1所述的芯片封装体，还包括静电放电防护层，位于该半导体基底的该第一表面上，其中该静电放电防护层不覆盖该元件区或感测区。
8.如权利要求7所述的芯片封装体，其中该静电放电防护层不覆盖该导电垫。
9.如权利要求7所述的芯片封装体，还包括保护层，覆盖于该半导体基底、该元件区或感测区、该导电垫、及该静电放电防护层之上，且该保护层的材质为一粘着胶固化后的材料。
10.一种芯片封装体，包括半导体基底，具有第一表面及第二表面；元件区或感测区，位于该半导体基底之上或之中；导电垫，位于该半导体基底之上或之中，且与该元件区或感测区电连接；孔洞，自该第二表面朝该第一表面延伸，并露出该导电垫；绝缘层，位于该孔洞的侧壁上；线路重布层，位于该孔洞之中且与该导电垫电连接；以及导电层，位于该线路重布层与该导电垫之间。
11.如权利要求10所述的芯片封装体，其中该导电层的材质不同于该线路重布层的材质。
12.如权利要求10所述的芯片封装体，其中部分的该绝缘层位于该孔洞的底部上而覆盖部分的该导电垫，且该导电层与该露出的另一部分的该导电垫电性接触。
13.如权利要求12所述的芯片封装体，其中该导电层的厚度大于位于该孔洞的底部上的该绝缘层。
14.如权利要求10所述的芯片封装体，还包括静电放电防护层，位于该半导体基底的该第一表面上，其中该静电放电防护层不覆盖该元件区或感测区。
15.如权利要求14所述的芯片封装体，其中该静电放电防护层不覆盖该导电垫。
16.如权利要求14所述的芯片封装体，还包括保护层，覆盖于该半导体基底、该元件区或感测区、该导电垫、及该静电放电防护层之上，且该保护层的材质为一粘着胶固化后的材料。
17.—种芯片封装体，包括芯片，具有第一侧边及第二侧边，且具有上表面及下表面，其中该第一侧边大于该第二侧边；多个第一导电垫，沿着该第一侧边排列；多个第一沟槽凹口，沿着该第一侧边排列，且自该下表面朝该上表面延伸；多个第一线路重布层，分别位于其中一该些第一沟槽凹口的侧壁上，并分别与其中一该些第一导电垫电连接；多个第二导电垫，沿着该第二侧边排列；多个第二沟槽凹口，沿着该第二侧边排列，且自该下表面朝该上表面延伸；多个第二线路重布层，分别位于其中一该些第二沟槽凹口的侧壁上，并分别与其中一该些第二导电垫电连接；以及感光绝缘层，覆盖于该芯片的该下表面之上，其中该感光绝缘层填充进入该些第一沟槽凹口的总量小于或等于该感光绝缘层填充进入该些第二沟槽凹口的总量。
18.如权利要求17所述的芯片封装体，其中该感光绝缘层完全不填入该些第一沟槽凹口或该些第二沟槽凹口。
19.如权利要求17所述的芯片封装体，其中该感光绝缘层填充于该些第一沟槽凹口的部分的厚度小于该感光绝缘层填充于该些第二沟槽凹口的部分的厚度。
20.如权利要求17所述的芯片封装体，还包括静电放电防护层，位于该半导体基底的该第一表面上，其中该静电放电防护层不覆盖该元件区或感测区。
全文摘要
本发明公开一种芯片封装体，其包括基底，具有第一和第二表面；元件区或感测区和导电垫，设于第一表面上；孔洞，自第二表面延伸至导电垫；绝缘层，位于孔洞的侧壁上；承载基底，位于第二表面及绝缘层上；线路重布层，位于承载基底与绝缘层间，且位于孔洞中而电性接触导电垫，线路重布层的边缘外露于承载基底与绝缘层所组成的侧壁；第二线路重布层，位于承载基底上，且沿着承载基底与绝缘层所组成的侧壁朝第二表面延伸，并电性接触线路重布层的外露边缘；缓冲层，位于基底的第二表面上或下，且位于第二线路重布层与基底间而使第二线路重布层不接触基底。
文档编号H01L23/48GK102163582SQ20111003678
公开日2011年8月24日 申请日期2011年2月12日 优先权日2010年2月12日
发明者傅圣翔, 方铭宏, 林超彦, 王仁彦, 蔡文洲, 邱国峻, 陈志豪 申请人:精材科技股份有限公司