专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术：
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。
根据载流子的类型和应力方向，FET(场效应晶体管)的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，可以有利地提高NMOS (N型金属氧化半导体)的性能；而压应力可以提高空穴迁移率，可以有利地提高PMOS (P型金属氧化半导体)的性能。现有的使用超薄SOI衬底制造半导体器件的工艺中，刻蚀部分所述SOI衬底的SOI层和BOX层，然后填充半导体物质为形成源/漏区做准备，但是所述填充的半导体物质提供的应力有限，因此对半导体器件的沟道区施加的有利应力也有限，无法有效提升半导体器件的工作性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，通过埋入应力层，对使用超薄SOI衬底制造形成的半导体器件的沟道区引入有利应力，提高所述半导体器件的性倉泛。一方面，本发明提供了一种半导体结构的制造方法，该方法包括a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；c)形成填充部分所述沟槽的应力层；d)在所述沟槽中形成覆盖所述应力层的半导体层。另一方面，本发明还提供了另一种半导体结构的制造方法，该方法包括a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；b)刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；c)形成填充部分所述沟槽的应力层；
d)在所述沟槽中形成覆盖所述应力层的半导体层；e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。相应地，本发明还提供了一种半导体结构，该半导体结构包括SOI衬底、栅极结构、应力层和半导体层，其中所述SOI衬底包括SOI层和BOX层；所述栅极结构形成在所述SOI层之上；所述应力层形成在所述形成在所述栅极结构两侧的所述SOI衬底内，与所述BOX层相接触并延伸至该BOX层内，该应力层的上平面低于所述栅极结构的下平面；所述半导体层覆盖所述应力层，并与所述SOI层相接触。
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本发明提供的半导体结构及其制造方法在超薄SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料作为形成源/漏区备用，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显图I (a)和图I (b)是根据本发明的半导体结构的制造方法的两个具体实施方式
的流程图；图2至图6是根据本发明的一个具体实施方式
按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；图7至图9是根据本发明的一个具体实施方式
按照图1(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。由于本发明提供的半导体结构具有几种优选结构，下面提供一种优选结构并进行概述。实施例一请参考图6，图6示出了一种半导体结构，该半导体结构包括SOI衬底、栅极结构200、应力层160和半导体层150，其中所述SOI衬底包括SOI层100和BOX层110 ;
所述栅极结构200形成在所述SOI层100之上；所述应力层160形成在所述形成在所述栅极结构200两侧的所述SOI衬底内，与所述BOX层110相接触并延伸至该BOX层110内，该应力层160的上平面低于所述栅极结构200的下平面；所述半导体层150覆盖所述应力层(160)，并与所述SOI层100相接触。此外，在栅极结构200的两侧还形成侧墙210。所述SOI衬底至少具有三层结构，分别是体硅层130(图I中只示出部分所述体硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2, BOX层的厚度通常大于IOOnm ；S0I层100的材料是单晶硅、Ge或III-V族化合物(如SiC、砷化镓、砷化铟或磷化铟等)，本具体实施方式
中选用的SOI衬底是具有Ultrathin (超薄)SOI层100的SOI衬底，因此该SOI层100的厚度通常小于lOOnm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用Si02、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。
在前栅工艺中，栅极结构200包括栅极介质层和栅极堆叠，在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。应力层140的材料可以选用氮化硅，在本实施例中，应力层140还与隔离区120相接触。优选地应力层140的厚度小于半导体层150的厚度，在另一优选实施例中，应力层140的厚度小于50nm。半导体层150的材料是多晶硅、非晶硅、硅锗、非晶硅锗或其组合，通常进行平坦化处理使半导体层150的上平面与栅极结构200的下平面齐平。该半导体层150不仅与SOI层100相接触，还与隔离区120相接触。通常该半导体层150的厚度范围是50nm 150nm。可选地，该半导体层150内已形成源/漏区，例如，对于PMOS来说，源/漏区可以是P型掺杂的SiGe，对于NMOS来说，源/漏区可以是N型掺杂的Si。需要说明是，在同一个半导体器件之中，根据制造需要可以包括上述实施例一提供的半导体结构，也可以根据设计需求包括其他的半导体结构。下文中将结合本发明提供的半导体结构的制造方法对上述实施例进行进一步的阐述。请参考图1(a)，图1(a)是根据本发明的半导体结构的制造方法的一个具体实施方式
的流程图，该方法包括步骤SlOl，提供SOI衬底，并在所述SOI衬底上形成栅极结构；步骤S102，刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；步骤S103，形成填充部分所述沟槽的应力层；步骤S104，在所述沟槽中形成覆盖所述应力层的半导体层。下面结合图2至图6对步骤SlOl至步骤S104进行说明，图2至图6是根据本发明的一个具体实施方式
按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。参考图2和图3，执行步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构 200。首先参考图2，其中，所述SOI衬底至少具有三层结构，分别是体硅层130(图 1(a)中只示出部分所述体硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2, BOX层的厚度通常大于IOOnm ；S0I层100的材料是单晶硅、Ge或III-V族化合物(如SiC、砷化镓、砷化铟或磷化铟等)，本具体实施方式
中选用的SOI衬底是具有Ultrathin (超薄)SOI层100的SOI衬底，因此该SOI层100的厚度通常小于lOOnm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用Si02、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。接下来参考图3，在所述SOI衬底上(具体而言是在SOI层100上)形成栅极结构200，在前栅工艺中，该栅极结构200的形成过程如下形成覆盖SOI层100和隔离区120的栅极介质层、覆盖栅极介质层的栅金属层、覆盖栅金属层的栅电极层、覆盖栅电极层的氧化物层、覆盖氧化物层的氮化物层、以及覆盖氮化物层并用于绘图以刻蚀出栅极堆叠的光刻胶层，其中，栅极介质层的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如 Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO 中的一种或其组合，其厚度在Inm 4nm之间；栅金属层的材料可以选用TaC、TiN, TaTbN, TaErN, TaYbN,TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一种或其组合，其厚度在5nm 20nm之间；栅电极层的材料可以选用Poly-Si，其厚度在20nm 80nm之间；氧化物层的材料是SiO2，其厚度在5nm IOnm之间；氮化物层的材料是Si3N4,其厚度在IOnm 50nm之间；光刻胶层的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。上述多层结构中除所述光刻胶层以外，可以通过化学气相沉积(Chemical vapor deposition,CVD)、高密度等离子体CVD、ALD (原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积(PLD)或其他合适的方法依次形成在SOI层100上。光刻胶层构图后可以刻蚀上述多层结构形成如图3所示的栅极结构200 (在所述SOI衬底上形成栅极线)。在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层，可以在随后的步骤中进行替代栅工艺，移除伪栅以形成所需的栅极堆叠结构。通常地，可以考虑在栅极结构200形成后，在该栅极结构200的两侧形成侧墙210，用于将栅极结构200隔开。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
请参考图4，执行步骤S102，刻蚀栅极结构200两侧的所述SOI衬底的SOI层100和BOX层110，以形成暴露BOX层110的沟槽140，该沟槽140至少部分进入BOX层110。具体而言，使用合适的刻蚀工艺首先移除栅极结构200两侧的SOI层100，然后移除暴露出来的一部分BOX层110，以形成沟槽140，因此沟槽140不仅暴露了 BOX层110余下的部分，在空间上部分地替代未经刻蚀的BOX层110，沟槽140部分进入BOX层110。沟槽140的深度是刻蚀掉的SOI层100的厚度与刻蚀掉的BOX层110的厚度之和，就本具体实施方式
选用的SOI衬底而言，通常BOX层110的厚度大于lOOnm，Ultrathin SOI层的厚度为20nm 30nm,因此沟槽140的深度范围在50nm 150nm之间。由于该沟槽140在步骤S103中将要填充作为形成源/漏区准备所用的半导体层，基于扩大源/漏区的考虑，可以刻蚀栅极结构200与隔离区120之间的所有SOI层100和部分BOX层110，如图4所示，形成的沟槽140暴露部分隔离区120，因此填充的所述半导体层的面积也较大。请参考图5，执行步骤S103，形成填充部分沟槽140的应力层160 ;通常应力层140的材料选用氮化娃，该应力层160可以通过化学气相沉积(Chemical vapor deposition,CVD)、高密度等离子体CVD、ALD(原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激 光沉积(PLD)或其他合适的方法形成在沟槽140中。应力层140并不完全填充沟槽140，即该应力层140的上平面低于栅极结构200的下平面(就本实施例而言，该应力层140的上平面低于栅极结构200的栅极介质层的下平面)。请参考图6，执行步骤S104，在沟槽140中形成覆盖应力层160的半导体层150，优选地，形成半导体层150后,对该半导体层150进行化学机械抛光(Chemical-mechanicalpolish, CMP)的平坦化处理，使得该半导体层150的上平面与栅极结构200的下平面齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。该半导体层150的材料可以选用多晶硅、非晶硅、硅锗、非晶硅锗或其组合。可选地，图I (a)所示的方法还包括步骤S105，在半导体层150内形成源/漏区，源/漏区可以通过向半导体层150中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区可以是P型掺杂的SiGe,对于NMOS来说，源/漏区可以是N型掺杂的Si。源/漏区可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。图3至图6示出的实施例中，在形成沟槽140之前先形成了侧墙210，在形成沟槽140时，侧墙210保护了其下的SOI层100和BOX层110不受刻蚀，因此图4示出的半导体结构中，沟槽140靠近侧墙210的侧壁停止在与侧墙210齐平的平面上。根据本发明的另一个具体实施方式
，先形成沟槽140，然后依次形成应力层160和半导体层150，最后才在栅极结构200的两侧形成侧墙210，因此沟槽140靠近栅极结构200的侧壁停止在与栅极结构200的侧壁齐平的平面上。即半导体层150部分处于侧墙210下方，因此扩大了半导体层150的面积。请参考图1(b)，图1(b)是根据本发明的半导体结构的制造方法的另一个具体实施方式
的流程图，该方法包括步骤S201，提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；步骤S202，刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
步骤S203，形成填充部分所述沟槽的应力层；步骤S204，在所述沟槽中形成覆盖所述应力层的半导体层；步骤S205，移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。下面结合图7至图9对步骤S201至步骤S205进行说明，图7至图9是根据本发明的一个具体实施方式
按照图1(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。图1(b)所示出的方法与图1(a)所示出的方法的区别在于图1(a)中的流程，先在衬底上形成栅极结构，然后进行刻蚀形成沟槽，进一步填充沟槽形成应力层以及半导体层；而图1(b)中所示出的方法流程，是先在衬底上形成掩膜，捋需要形成栅极结构的区域 掩盖起来，之后与图1(a)中的步骤一样，进行刻蚀形成沟槽，进一步填充沟槽形成应力层以及半导体层，区别在于，最后去除掩膜，并在去除掩膜的区域形成栅极结构。下面具体介绍形成掩膜以及去除掩膜的步骤，其余与图1(a)中所示出方法流程一样的步骤可以参考前文部分的相关说明，在此不再赘述。如图7所示，在SOI衬底上覆盖掩膜400，通常选用光刻胶为掩膜。然后，通过光刻工艺，将光刻胶掩膜图案化，进而，利用图案化的光刻胶掩膜，通过刻蚀工艺，形成希望的形状，本发明中即为栅极线的形状。之后进行刻蚀，形成沟槽140，所述沟槽140的深度的范围是50nm 150nm。所述沟槽140暴露部分所述SOI衬底的隔离区120。如图8所示，填充部分所述沟槽140形成应力层160，之后形成覆盖所述应力层160的半导体层150。所述应力层160的材料包括氮化硅。所述半导体层150的材料包括多晶硅、非晶硅、硅锗、非晶硅锗或其组合。形成半导体层150之后，去除掩膜，可选的，可以进行平坦化处理，使半导体层150、SOI层100以及隔离区120的上表面齐平。如图9所示，在前述掩膜覆盖的区域上形成栅极结构200。可选的，还可以在栅极结构200的两侧形成侧墙210。可选的，还可以在SOI衬底中进一步形成源/漏区。本发明提供的半导体结构及其制造方法在Ultrathin SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料作为形成源/漏区备用，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构的制造方法，其特征在于，该方法包括 a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)； b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)形成填充部分所述沟槽(140)的应力层(160)； d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)。
2.—种半导体结构的制造方法，其特征在于，该方法包括 a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅极线的区域； b)刻蚀所述掩膜(400)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)形成填充部分所述沟槽(140)的应力层(160)； d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)； e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)。
3.根据权利要求I或2所述的方法，其特征在于，该方法还包括 在形成所述栅极结构(200)后，在所述栅极结构(200)的两侧形成侧墙(210)。
4.根据权利要求I或2所述的方法，其特征在于 所述沟槽(140)的深度的范围是50nm 150nm。
5.根据权利要求I或2所述的方法，其特征在于 所述沟槽(140)暴露部分所述SOI衬底的隔离区(120)。
6.根据权利要求I或2所述的方法，其特征在于 所述半导体层(150)的材料包括多晶硅、非晶硅、硅锗、非晶硅锗或其组合。
7.根据权利要求I或2所述的方法，其特征在于 所述应力层(160)的材料包括氮化硅。
8.根据权利要求I或2所述的方法，其特征在于，该方法还包括 f)在所述半导体层(150)内形成源/漏区。
9.一种半导体结构，其特征在于，该半导体结构包括SOI衬底、栅极结构(200)、应力层(160)和半导体层(150)，其中 所述SOI衬底包括SOI层(100)和BOX层(110)； 所述栅极结构(200)形成在所述SOI层(100)之上； 所述应力层(160)形成在所述栅极结构(200)两侧的所述SOI衬底内，与所述BOX层(110)相接触并延伸至该BOX层(110)内，该应力层(160)的上平面低于所述栅极结构(200)的下平面； 所述半导体层(150)覆盖所述应力层(160)，并与所述SOI层(100)相接触。
10.根据权利要求9所述的半导体结构，其特征在于，该半导体结构还包括 形成在所述栅极结构(200)两侧的侧墙(210)。
11.根据权利要求9所述的半导体结构，其特征在于 所述半导体层(150)的厚度的范围是50nm 150nm。
12.根据权利要求9所述的半导体结构，其特征在于所述半导体层(150)和应力层(160)还与所述SOI衬底的隔离区(120)相接触。
13.根据权利要求9、11或12所述的半导体结构，其特征在于所述半导体层(150)的材料包括多晶硅、非晶硅、硅锗、非晶硅锗或其组合。
14.根据权利要求9所述的半导体结构，其特征在于所述应力层(160)的材料包括氮化硅。
15.根据权利要求9所述的半导体结构，其特征在于所述半导体层(150)内具有源/漏区。
全文摘要
本发明提供了一种半导体结构的制造方法，该方法包括提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；形成填充部分所述沟槽的应力层；在所述沟槽中形成覆盖所述应力层的半导体层。相应地，本发明还提供了一种根据上述方法形成的半导体结构。本发明提供的半导体结构及其制造方法在Ultrathin SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料形成半导体层，以便后续在其中形成源/漏区，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。
文档编号H01L29/423GK102842493SQ201110166510
公开日2012年12月26日 申请日期2011年6月20日 优先权日2011年6月20日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司