专利名称：用于制造具有金属化层的半导体器件的方法
技术领域：
本说明书涉及用于制造具有厚金属化的半导体器件的方法的实施例。实施例涉及半导体器件，且在一个实施例中涉及功率半导体器件。
背景技术：
为了改善半导体器件的器件特性，已经试图减小尤其是用于功率半导体器件的半导体材料的最终厚度。希望这种器件的半导体芯片具有刚刚足以容纳器件或电路的厚度。薄半导体芯片和晶片的制造和处理是复杂的，因为一旦减薄，易碎的半导体材料倾向于破裂。为了改善制造期间减薄的半导体材料的机械稳定性，发展了载体系统。当最终从这种载体系统拆卸薄半导体芯片时，薄芯片可能破碎。由于这些和其他原因，对于本发明存在需要。
附图被包括以提供对实施例的进一步理解，并结合到本说明书中且构成本说明书的一部分。附图示出了实施例，且与说明书一起用于解释实施例的原理。随着通过参考下面的详细描述更好地理解实施例的很多潜在优势和其他实施例，将容易意识到这些实施例的很多潜在优势和其他实施例。附图的元件没有必要彼此按比例绘制。相同的参考数字表示相应的类似部件。图IA至IK示出根据一个实施例用于制造半导体器件的方法的工艺。图2示出根据实施例的半导体器件的最终结构。图3A至3C示出根据一个实施例用于制造半导体器件的方法的工艺。图4A和4B示出根据一个实施例用于制造半导体器件的方法的工艺。图5A至5C示出根据一个实施例用于制造半导体器件的方法的工艺。图6A至6E示出根据一个实施例用于制造半导体器件的方法的工艺。图7A至7E示出根据一个实施例用于制造半导体器件的方法的工艺。图8A至8E示出根据一个实施例用于制造半导体器件的方法的工艺。
具体实施例方式在下面的详细描述中，对附图做出参考，附图形成本说明书的一部分且通过可以实践本发明的说明性特定实施例示出。就这方面而言，参考所描述的附图的取向使用诸如 “顶”、“底”、“前”、“后”、“前列”、“拖尾”等方向术语。因为实施例的组件可以以很多不同取向布置，方向术语用于说明性目的而绝非限制。应当理解，可以使用其他实施例，且可以在不偏离本发明的范围的条件下做出结构或逻辑变化。因此下面的详细描述并不具有限制意义，且本发明的范围由所附权利要求限定。描述的实施例使用特定语言，其不应被理解为限制了所附权利要求的范围。应当理解，除非特别不同声明，此处描述的各个示例性实施例的特征可以彼此组合。例如，作为一个实施例的一部分说明或描述的特征可以与其他实施例的特征结合使用以得出另一实施例。旨在表明，本发明包括这种修改和变化。当在本说明书中使用时，术语“横向”旨在描述平行于半导体衬底的主表面的取向。当在本说明书中使用时，术语“垂直”旨在描述垂直于半导体衬底的主表面布置的取向。在本说明书中，考虑半导体衬底的第二表面由底面或背面表面形成，而考虑第一表面由半导体衬底的上表面、前表面或主表面形成。因此，当在本说明书中使用时，术语 “上”和“下”考虑这种取向描述结构特征与另一结构特征的相对位置。当在本说明书中使用时，术语“半导体组件”旨在描述在半导体衬底或晶片中和在半导体衬底或晶片上至少部分处理的半导体器件。部分处理意味着半导体器件并未完全完成且需要诸如掺杂区域、接触区域和金属化的形成以及划片的其他工艺来获得可操作的半导体器件。半导体组件典型地包括至少一个掺杂区域和与该掺杂区域电连接的至少一个金属垫。在功率器件的情况中半导体组件包括一同形成功率器件的多个基本相同的单元。半导体器件至少是两端器件，示例是功率二极管。半导体器件还可以是诸如功率场效应晶体管(FET)、绝缘栅双极晶体管(IGBT)、结型场效应晶体管(JFET)以及晶闸管等三端器件。半导体器件还可以包括多于三个端子。半导体器件一般可以是任意集成产品， 诸如具有多个端子的集成电路和功率器件。此处描述的特定实施例涉及但不限于功率半导体器件且尤其是通过场效应控制的器件。根据实施例，提供用于制造半导体器件的方法。提供具有第一表面、与第一表面相对的第二表面以及多个半导体组件的半导体衬底。该半导体衬底至少在每个半导体组件的区域具有器件厚度。至少一个金属化层在半导体衬底的第二表面上形成。金属化层具有比半导体衬底的器件厚度大的厚度。半导体衬底沿着相邻半导体组件之间的分离区域被划片以获得分离的半导体器件。根据另一实施例，提供半导体器件。该半导体器件包括具有第一表面和与第一表面相对的第二表面的半导体芯片。半导体芯片具有给定厚度。至少一个金属化部分沉积在半导体芯片的第二表面上，其中金属化部分具有比半导体芯片的厚度大的厚度。根据另一实施例，提供用于制造半导体器件的方法。提供具有第一表面、与第一表面相对的第二表面以及初始厚度的半导体衬底。半导体衬底的第二表面被机器加工以使得至少在选择区域半导体衬底的初始厚度减小到小于初始厚度的器件厚度。金属化部分在选择区域在半导体衬底的第二表面上形成，使得金属化部分通过分离区域彼此横向地空间隔开。半导体衬底沿着分离区域被划片以获得分离的半导体器件。参考图IA至1K，描述用于制造半导体器件的方法的实施例。提供包括第一表面 11和与第一表面11相对布置的第二表面12的半导体衬底10。半导体衬底10典型地是半导体晶片且包括在图IA中未示出的多个掺杂区域。示出完成的半导体器件的放大细节的图2包括掺杂区域。掺杂区域例如在第一表面11形成且例如形成二极管的阳极区域。在 FET的情况中，掺杂区域可以是本体区域和/或源极区域。半导体衬底10可以由适于制造半导体器件的任意半导体材料制成。这种材料的示例包括但不限于诸如硅(Si)的元素半导体材料；诸如碳化硅(SiC)或硅锗(SiGe)的IV 族化合物半导体材料；诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、氮化镓(GaN)、氮化铝镓(AlGaN)、磷化镓铟(InGaP)或磷砷化镓铟(InGaAsP)的二元、三元或四元III-V族半导体材料以及诸如碲化镉(CdTe)和碲镉汞(HgCdTe)的二元或三元II-VI族半导体材料等。 上述半导体材料也被称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于硅(Six(Vx)和SiGe异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC和GaN材料。金属垫(pad) 13或半导体组件的其他结构可以布置在第一表面11上。金属垫13 例如可以是栅极垫结构或源极垫结构。半导体衬底或晶片10包括多个普通处理的半导体组件15，即，仍未完成的半导体器件。图IA通过指示在半导体衬底10中形成的若干半导体组件15对此进行示例。在该实施例中，每个半导体组件15包括金属垫结构13。每个金属垫结构13可以包括由相同金属或不同金属构成的一个或更多分离的金属垫。而且，金属垫可以具有不同高度和形状。例如，用作源极金属化的金属垫将典型地比用作栅极金属化的金属垫大。根据一个或更多实施例，完成用于在第一表面11形成半导体组件15的结构的处理。这典型地包括金属垫结构13的形成，该结构13将在稍后用作用于结合(bond)引线连接的着陆垫。根据一个或更多实施例，半导体组件15也可以是半成品。典型地，已经形成包括位于第一表面11或在第一表面11附近的掺杂区域的大部分所需结构。根据一个或更多实施例，载体衬底20可以结合或附着到半导体衬底10的第一表面11。载体衬底20例如可以是平板或平面玻璃晶片，其可以附着到半导体衬底10，尤其是通过诸如粘合箔的粘合剂附着到金属垫结构13。载体衬底20将在稍后的工艺中拆卸且因此仅用作临时支撑。就这方面而言，载体衬底20在一个或更多后续工艺期间机械支撑半导体衬底10。而且，载体衬底20还被配置成在这些工艺期间保护第一表面11和半导体组件15。一般地，载体衬底20促进半导体衬底10的处理。载体衬底20可以在半导体衬底10已经形成为其最终或器件厚度(也被称为给定厚度)之后结合或附着到半导体衬底10。在典型的应用中，载体衬底20将在减薄半导体衬底10之前附着到半导体衬底10。这将在下面更详细地描述。典型地，最终半导体衬底10 可以极薄。例如，半导体衬底10可以具有约10 μ m的最终或器件厚度。取决于最终半导体器件的类型，用于最终或器件厚度的典型范围为约1 μ m至30 μ m，但不限于此。根据实施例，最终或器件厚度可以处于约1 μ m至约20 μ m的范围中。术语“厚度”涉及相对于附图取向的垂直厚度。而且，当在此使用时，术语“器件厚度”、“给定厚度”、“最终厚度”或“给定器件厚度”旨在描述当完成时半导体衬底具有的目标厚度。半导体衬底可以仅在选择区域、尤其是半导体组件的有源区域具有该厚度。器件厚度可以对应于半导体衬底的第一和第二表面之间的最小距离。半导体衬底可以在提供时具有最终厚度，或者可以在制造期间从大于最终厚度的“最初厚度”减薄到最终厚度。减薄可以仅在选择区域发生。图IA说明具有其最终或器件厚度的半导体衬底10被附着到载体衬底20的情形。因此，提供具有第一表面11和与第一表面11相对的第二表面12的半导体衬底10和载体衬底20，其中载体衬底20被附着到半导体衬底10的第一表面11。在另一工艺中，如图IB所示，在半导体衬底10的第二表面12上形成薄的金属或含有金属的层22。金属或含有金属的层22用作接触层以提供与半导体衬底10的半导体材料的良好欧姆接触。而且，金属或含有金属的层22可以被配置成提供防止用于形成厚金属化层(也被称为金属化)的铜(Cu)或其他金属的扩散的障碍，如下面进一步描述。例如， 此后被称为阻挡层22的含有金属的层可以由以下材料形成铝(Al)、铬(Cr)、钛(Ti)、镍 (Ni)或银(Ag)或任意合适的组合或者包括这些金属至少之一的合金。阻挡层22例如通过物理气相沉积(PVD)形成。在阻挡层22上，例如可以通过PVD形成也被称为电镀起始层的可选薄种(seed)层对。种层M提供表面以促进用于形成厚金属化层的金属的电镀。例如，当电镀铜时，种层 M可以由铜、银或任意其他合适金属或金属合金构成。当附加种层M被省略时，阻挡层22 用作种层。阻挡层22和种层M可以做得比较薄。例如，阻挡层22可以处于约IOOnm至约 1 μ m的范围但不限于此。种层M例如可以处于约150nm至约lOOOnm、典型地处于约150nm 至约500nm的范围但不限于。典型地，选择相应的厚度以确保这些层提供其相应所需的功能。在另一工艺中，在种层M上或如果省略种层M则在阻挡层22上形成结构化掩膜层30，如图IC所示。掩膜层30具有与形成相应半导体组件15的区域一致形成的开口 31。 开口 31定义随后形成的金属化部分的尺寸和形状。为了向半导体区域10提供大接触区域， 根据实施例，可以调整开口 31的尺寸和形状，使得最终半导体器件的大多数或全部的表面区域被厚金属化部分覆盖。根据一个或更多实施例，掩膜层30包括诸如在半导体衬底10的这些区域14上布置的结构化元件32 (例如条(bar))，在稍后的工艺中，半导体衬底10将沿着这些区域被划片。这些区域通常被称为管芯线(die street)、划痕线(scribe street)或锯线(saw street)。在下文中，这些区域被称为管芯线区域14。管芯线区域14沿着半导体组件15的外围且沿着相邻半导体组件15之间的边界行进。开口 31布置在管芯线区域14的外部。掩膜层30被配置成覆盖管芯线区域14，同时留下相邻管芯线区域14之间的区域不被覆盖。掩膜30的结构元件32的横向延伸或宽度可以被调节以处于管芯线区域14的横向延伸或宽度的范围内。典型地，相邻开口 31之间的结构元件32的宽度可以选择为提供用于切割工具的足够空间。例如，结构元件32可以具有约20 μ m至约100 μ m的横向宽度。在其他实施例中，结构元件32具有约60 μ m至约80 μ m的横向宽度。换句话说，相邻开口 31通过大约结构元件32的宽度彼此空间隔开。此外，元件32的宽度被选择为得以避免管芯线区域14中厚金属化的形成。如下面解释，这促进半导体衬底10的划片，诸如激光切割或锯切。而且，掩膜层30可以具有足以定义厚金属化层的最终厚度的厚度(在垂直方向)。 例如，掩膜层30的厚度被选择为使得它略超过金属化层的所需最终厚度以具有安全余量。 例如，当金属化层将具有约50 μ m的最终厚度时，掩膜层30的垂直厚度略大于50 μ m。毋庸置疑，掩膜层30的厚度不限于该值。
掩膜层30可以由光刻胶材料构成，该光刻胶材料可以是光敏的以允许光刻结构化。示例是诸如THB 151的负光刻胶。在另一实施例中，掩膜层30可以由环氧材料构成。 典型地，掩膜层30由这种材料构成其允许能够承受在厚金属化的后续形成期间发生的环境条件的稳定结构的形成。掩膜层30通过不同工艺形成。例如，当使用薄流体光刻胶溶液时，常使用旋涂或喷涂。当使用较高粘度光刻胶溶液或当形成环氧掩膜层时，印刷通常更加适合。在另一工艺中，如图ID所示，开口 31可以被金属或金属合金填充以形成厚金属化 40。典型地，将使用掩膜层30作为掩膜电镀金属以形成结构化金属化。因为电镀将仅在诸如由掩膜层30露出的种层M的表面部分的金属表面上发生，金属化40将以自结构化的方式形成。对于结构化金属化40，不需附加掩膜或蚀刻。这也被称为图案电镀。电镀典型地并不在诸如掩膜层30的侧壁之类的绝缘表面上开始。金属化40因此将在不被掩膜层30 覆盖的区域上形成。电镀可以持续，直到金属化具有类似于掩膜层30的厚度的厚度。典型地，电镀将在电镀金属开始溢出掩膜层30之前停止。因此，多个厚金属部分41在半导体衬底10的第二表面12上形成，其中每个金属部分41形成最终半导体器件的背面金属化。厚金属化40可以具有约20 μ m至约100 μ m、尤其是约30 μ m至约50 μ m或60 μ m 的厚度。典型值约为50 μ m且还高达近100 μ m。金属化40将在稍后形成用于最终半导体器件的半导体芯片的低欧姆载体板。因此，金属化40将用作半导体器件的低欧姆电连接。 而且，金属化40还提供用于在半导体器件的操作期间散热的装置。由铜构成的厚金属化尤其适于该目的，因为铜在热和电方面都是极其传导的。足够厚的金属化40不仅改善了向周围的散热，而且还防止了半导体器件中的大温度差异。此外，厚金属化40在最终封装之前机械稳定半导体器件的半导体芯片。金属化和金属化部分分别强化了半导体衬底或半导体芯片，使得半导体衬底或芯片可以从载体系统拆卸而不破坏它。载体衬底20可以形成这种载体系统。金属化部分因而形成分别永久附着到半导体衬底和最终的半导体芯片的高传导载体或强化层。根据一个或更多实施例，金属化40和金属化部分41具有比半导体衬底10的最终或器件厚度大的厚度。半导体衬底10的最终厚度可以限制为足够容纳所需结构的范围。尤其是，功率器件具有漂移区域，其需要足够大以容纳在阻断(blocking)条件下形成的耗尽区。然而，当形成比需要更大的漂移区即具有厚半导体衬底的器件时，在导通状态期间的电阻——导通状态电阻增加。因此，希望减小半导体衬底10的厚度以避免损耗。半导体衬底的所需厚度范围包括从约1 μ m至约60 μ m但不限于此。在实施例中，厚金属化40例如可以至少两倍于半导体衬底10的厚度或甚至更大。 金属化的实际厚度视情况而选择。图IE示出图ID的部分的放大图示。种层M和厚金属化40之间的边界此处通过虚线指示。例如，当厚金属化40由与种层M相同的金属形成时，二者一起形成由单一金属构成的金属化结构。图IE还示出金属化40的表面从掩膜层30的表面凹陷安全余量以确保金属部分41保持彼此分离。 例如通过诸如电沉积或电镀的铜电镀形成金属化40。用于铜电镀的合适的电解质溶液是Cu电解液和硫化物电解液等。 金属化40还可以通过诸如粘贴的其他合适的工艺形成。
当使用铜时，当完成半导体器件时，金属化40可以容易焊接到衬底载体。用于金属化40的另一合适的材料是银(Ag)。金属化40还可以由合适的合金或由具有两个或更多层的叠层结构形成。各层可以是诸如铜和锡或银和锡等不同材料。然而，还可以在厚金属化40上形成焊接层。例如，可以在铜金属化部分上形成薄锡(Sn)层。分层的金属化可以具有由锡制成的顶层。这种结构可以通过扩散焊接而焊接。图IF示出另一工艺。在形成金属化40之后，可以去除掩膜层30。然而，这仅是可选的且并不是必须的。因此，具有多个厚金属部分41的结构化金属化40保留在半导体层10的第二表面12上。金属化40包括在相邻金属化部分41之间布置的多个沟道或沟槽 42。沟槽42的位置和路线对应于相邻半导体组件14之间的管芯线区域14的路线。沟槽或沟道42形成分离区域，半导体衬底稍后沿着该分离区域划片。当不去除掩膜层30时，分离区域填充有掩膜层30的材料。金属化部分41仍通过薄阻挡层22和/或种层M彼此电连接。然而，该连接在划片期间被去除。如图IF所示，如此制备的衬底10可以使用金属化40安装到锯架或划痕架45上以在划片期间支持半导体衬底10。锯架45典型地层叠到金属化40。所得的结果在图IG 中示出。在另一步骤中，如图IH所示，载体衬底20从半导体衬底10拆卸。在另一步骤中，如图II所示，半导体衬底10沿着对应于金属化40的沟槽42的管芯线区域14划片。因此，半导体衬底10的分离仅通过半导体材料发生且不通过在电镀期间已经提前结构化的厚金属化40发生。管芯线区域14不被厚金属化覆盖。当在先前的工艺中不去除掩膜层30时，掩膜层30将通过分离工艺切割，使得掩膜部分可以保留在金属化部分41的侧壁上。分离工艺也可以去除掩膜材料。此处描述的方法允许相邻半导体组件15之间的管芯线区域14的形成，其仅需要具有足以容纳切割工具的横向厚度。不需要提供如通常用于切割厚金属层所需的附加的厚度余量，因为金属化部分41通过与用于切割半导体衬底10的工艺不同的工艺彼此分离。因此，可以采用增加产量的适当调节的切割工艺。当沿着管芯线区域14分离电子组件15时，分离通过具有类似机械属性的材料。图 II示出分离通过半导体衬底10和薄阻挡层22以及电镀起始层22。分离不通过厚金属化部分41。半导体衬底10是易碎材料。不同于此，厚金属化由具有不同于半导体衬底10的机械属性的易延展金属构成。机械属性中的这种差异将导致当两种材料被相同工艺切割时在划片期间的差异。本方法避免这种麻烦。根据一个或更多实施例，金属化40 (也被称为背金属化)被提前结构化以具有彼此横向空间隔开的分离的厚金属化部分41。分离的金属化部分41之间的空间或沟槽42用于划片。增加金属化区域的厚度以改善散热因此不干扰分离工艺。实际上，管芯线区域14 可以保持尽可能小而同时增加金属化40的厚度。半导体衬底10的第二表面12上的金属化的结构化还减小了半导体衬底10的翘曲(warping)。因为分离不通过厚金属化切割，诸如锯的分离工具在分离期间也不负担有金属，这改善了分离工艺。用于说明目的，管芯线区域14可以具有约30 μ m的宽度以用于对半导体管芯10 进行划片。该尺寸大略对应于锯切工具的宽度。当通过锯切工具分离具有50 μ m或更大厚度的铜层时，因为铜的易延展属性，将需要至少200 μ m的“分离区域”。因此，当对半导体衬底以及这种厚铜层一起进行划片时，管芯线区域必须处于至少200 μ m的范围。使用此处描述的厚背金属化的预结构化的方法避免了这种大的管芯线区域且因此最小化材料的浪费。当金属化40在电镀或粘贴期间提前结构化时，分离或划片可以通过分裂发生。对于划片，可以使用任意合适的划片工艺，诸如划痕和分裂，激光切割和锯切。可选的薄金属层22J4不会显著干扰上述划片工艺。作为划片工艺的结果，形成分离的半导体器件16，每个具有如图II所示的半导体芯片10’。当从锯架拆卸半导体芯片10’时，厚金属部分41减小半导体芯片的变型且因而减小机械应力。芯片10’的破碎得以避免。厚金属部分41因此还用作用于易碎且薄的半导体芯片10，的“处理衬底”。在另一工艺中，半导体器件16使用其金属化部分41焊接到相应衬底载体50，如图 IJ所示。衬底载体50由绝缘材料制成且包括引线结构51、52、53。引线结构51和53包括布置在载体衬底50的上面的结合垫51’和53’，而引线结构52包括垫52’，半导体器件使用在半导体芯片10’的第二表面上形成的金属化部分41附着到该垫52’。金属垫13和结合垫51’和53’之间的电连接分别通过结合引线55提供。最后，半导体器件可以封装在诸如环氧树脂的合适的绝缘材料65中以形成半导体模块，如图IK所示。如上所述，在半导体衬底10的第二表面12上形成空间隔开的金属化部分41强化了半导体衬底10以及最终的芯片10’。典型地，每个芯片10’包括在其第二或背表面上形成的至少一个厚金属化部分41。金属化部分41还用于散热和器件的电连接。不具有或不需要第二表面上的电接触的半导体器件或集成电路也从厚金属化部分41受益，厚金属化部分41将用于强化层和用于散热。而且，因为器件已经包括金属化部分形成的高传导表面，可以使用低成本衬底载体50。改善的散热还尤其在雪崩条件和击穿下改善器件的鲁棒性和坚固耐用性。在这些情形中，器件产生很大的热损耗，这些热损耗很容易通过厚金属部分消散。可以避免热故障且器件的寿命延长。而且，由铜、银、锡、金属合金或金属层堆叠构成的金属部分可以通过“焊接管芯附着”或通过扩散焊接容易地焊接到通常使用的衬底载体。如此处描述制造的半导体器件具有低欧姆载体，其是机械稳定的，强化了器件，与通常使用的工艺兼容且提供用于最终器件的可靠性。这允许最终器件厚度的进一步减小， 这减小了导通状态损耗且改善了散热。图2示出根据另一实施例的最终半导体器件的放大图。半导体器件被焊接到分别具有引线结构51、52、53和垫51’、51’和53’的载体衬底50。在本实施例中，半导体器件是三端器件且包括形成栅电极的金属垫13’和形成源电极的金属垫13。栅电极通过栅极电介质层60与芯片10’的半导体材料绝缘。还示出了掺杂区域。参考数字61表示源极区域而参考数字62表示与源极区域61和芯片10’的半导体材料相反掺杂的本体区域。漏极区域 63形成在芯片10’的第二表面。漂移区域64形成在漏极区域63和本体区域62之间。漏极区域63通过此处形成背面金属化的金属部分41电连接到垫52’，而源极区域61通过结
11合引线55电连接到金属垫53’。栅电极通过金属垫13’和另一结合引线55电连接到金属垫 51，。描述不限于诸如图2所示的FET或IGBT的三端器件，而是还可以涵盖诸如二极管的两端器件或4端或多端器件和集成电路。参考图3A至3C，描述另一实施例。提供具有第一表面11和与第一表面11相对布置的第二表面12’的半导体衬底10。半导体衬底10包括如上所述的多个半导体组件15。 半导体组件15可以包括例如在第一表面11或在第一表面11上形成的掺杂区域和金属垫结构13。半导体衬底10具有大于最终或器件厚度d2的初始厚度Cl1。如上所述，载体衬底 20可以结合或附着到半导体衬底10的第一表面11。在进一步的工艺中，如图:3B所示，半导体衬底10的第二表面12’被机器加工以减小其厚度。机器加工可以包括用于减小半导体材料或晶片的厚度的任意合适的工艺。示例是机械研磨、化学机械抛光、磨光(lapping)与蚀刻。机器加工半导体衬底10的第二表面 12’将半导体晶片10的初始厚度Cl1减小到小于初始厚度的目标厚度d2。目标厚度d2可以处于上面给出的范围。机器加工半导体衬底10的第二表面12’产生如图:3B所示的机器加工的第二表面12。在进一步的工艺中，如图3C所示，如上所述形成阻挡层22和种层24。其他后续工艺可以参考图IC和IK的描述。图4A至4B示出根据一个或更多实施例的制造方法的变型例。不同于图IA至IK 中描述的实施例，在形成金属化层40之前不形成掩膜层30。因此，当沉积时，金属化层40 不被自结构化。金属化层40具有比半导体衬底10的厚度大的厚度。因此，当对半导体衬底10和金属化层40 —起进行划片时，形成半导体器件16，每个在芯片10’的第二表面上具有厚金属部分41。该变型例可以在相邻金属化部分41之间产生较宽的沟槽42，然而，可以在空间限制并不严格时使用。而且，该变型例包括比上述实施例更少的制造工艺。结合图5A至5C，将描述根据一个或更多实施例的制造方法的另一变型例。半导体衬底10具有初始厚度屯。在第二表面12’上形成蚀刻掩膜37，其限定半导体衬底10随后被减薄的区域。半导体衬底10然后例如通过使用碱蚀刻溶液的湿法化学蚀刻而蚀刻。合适的蚀刻溶液是Κ0Η。湿法化学蚀刻可以是各向异性的，即，在不同的晶向呈现不同的蚀刻速率。这可以导致如图5B所示的第二表面12’上的倒金字塔形结构的形成。金字塔结构在半导体衬底10中形成凹陷18。各向异性蚀刻还可以导致蚀刻掩膜37的一定程度的蚀刻不足(under-etching)。第二表面12’的选择性蚀刻导致在选择区域厚度减小。这些区域典型地对应于相应半导体组件的有源区域。半导体衬底10然后将在有源区域具有最终或器件厚度d2，而在其他区域更厚。在去除蚀刻掩膜37之后，在凹陷18中沉积铜或任意其他合适的金属以形成空间隔开的金属化部分41。半导体衬底10随后沿着虚线划片。分离仅通过半导体材料，因为管芯线区域14在金属沉积期间保持无金属。结合图6A至6E，将描述根据一个或更多实施例的制造方法的另一变型例。半导体衬底10具有初始厚度Cl1，且包括与第一表面11相距大略对应于最终厚度d2的距离布置的pn结17。半导体衬底10还通过蚀刻减薄，例如通过KOH减薄。PN结17用作蚀刻停止。在向下蚀刻半导体衬底到约最终厚度d2之后，可以形成阻挡层22和/或种层24。 然后，如图6C所示，形成掩膜层30以定义金属部分41的位置。随后，如上所述，在掩膜层 30的开口 31中形成具有大于最终厚度d2的厚度的金属部分41。最后，半导体衬底10被划片且因而如图6E所示分离的半导体器件16被焊接到衬底载体。结合图7A至7E，将描述根据一个或更多实施例的制造方法的另一变型例。在具有初始厚度d2的半导体衬底10的第二表面12’上形成蚀刻掩膜35。蚀刻掩膜35覆盖管芯线区域14。例如使用等离子体蚀刻来蚀刻半导体衬底10。另一选项是如上所述使用不同于KOH溶液的蚀刻溶液的湿法化学蚀刻。蚀刻将不被蚀刻掩膜35覆盖的区域的半导体衬底10的厚度从初始厚度Cl1减小到最终或器件厚度d2。蚀刻时间被控制以确保蚀刻在达到所需深度时停止。所得的结构在图 7B中示出。半导体衬底10现在具有多个凹陷18，其到达形成最终器件的第二表面12的凹陷的表面部分。如图7C和7D所示，凹陷18通过填充诸如铜的金属以形成通过相邻凹陷18之间的剩余壁部分19空间隔开的金属部分41。半导体衬底10然后临时附着到锯架45且然后切割以获得分离的半导体器件16。如上所述，在从锯架45拆卸半导体芯片10’之后，芯片 10’被焊接到衬底载体50。最终的结构在图7E中示出。结合图8A至8E，将描述根据一个或更多实施例的制造方法的另一变型例。提供其中形成有多个开口 71的载体晶片70。载体晶片可以是玻璃晶片或由合适的材料制成的任意其他晶片。开口 71可以通过诸如蚀刻或钻孔的任意合适的工艺形成。载体晶片70然后使用其结合表面72结合到具有最终厚度的半导体衬底10的第二表面12。如上面进一步描述，半导体衬底10可以在结合之前减薄。而且，可选地可以形成此处没有示出的阻挡层和种层。所得的结构在图8B中示出，其示出与相应半导体组件的区域对准的开口 71。管芯或锯线区域14被载体晶片70的结构元件覆盖。载体晶片70的开口 71定义随后形成金属化部分的区域。金属化部分41可以如上所述通过电镀或粘贴形成。在另一工艺中，半导体衬底10与载体晶片70—起沿着管芯线区域14切割。同样， 分离通过半导体衬底10的材料而不通过在沉积期间预结构化的厚金属部分41。当载体晶片70具有与半导体衬底10类似的机械属性时，可以改善划片。由玻璃制成的载体晶片是这种合适的材料。最后，分离的半导体器件被焊接到衬底载体50且如上所述被封装。最终的结构在图8E中示出。应当理解，除非明确地不同声明，此处描述的各个示例性实施例的特征可以彼此组合。尽管已经说明和描述了特定实施例，本领域技术人员应当理解，在不偏离本发明的范围的条件下，各种备选和/或等价实施方式可以替代说明和描述的特定实施例。本申请旨在覆盖此处讨论的特定实施例的任意修改或变型。因此，旨在表明，本发明仅由权利要求及其等价限定。
权利要求
1.一种用于制造半导体器件的方法，包括提供包括第一表面、与第一表面相对的第二表面以及多个半导体组件的半导体衬底， 该半导体衬底至少在每个半导体组件的区域具有器件厚度；在半导体衬底的第二表面上形成至少一个金属化层，该金属化层具有比半导体衬底的器件厚度大的厚度；以及沿着相邻半导体组件之间的分离区域划片半导体衬底以获得分离的半导体器件。
2.根据权利要求1所述的方法，还包括在对半导体衬底行进划片之前，结构化该至少一个金属化层以在第二表面上形成空间隔开的金属化部分。
3.根据权利要求1所述的方法，还包括在半导体衬底的第二表面上形成包括多个开口的掩膜层，该开口定义金属化部分的尺寸和位置；在掩膜层的开口中沉积金属或金属合金以形成构成该金属化层的金属化部分。
4.根据权利要求1所述的方法，还包括 在形成金属化层之前在第二表面上形成阻挡层。
5.根据权利要求1所述的方法，还包括在形成金属化层之前在第二表面上形成种层。
6.根据权利要求1所述的方法，其中在半导体组件的区域半导体衬底的器件厚度处于约1 μ m至约60 μ m的范围内。
7.根据权利要求1所述的方法，其中金属化层的厚度处于约20μ m至约100 μ m的范围内。
8.根据权利要求1所述的方法，其中金属化层通过电沉积、电镀和粘贴之一形成。
9.根据权利要求1所述的方法，其中金属化层包括铜、铜合金、银、银合金、多金属层堆叠、锡、锡合金及其组合至少之一。
10.根据权利要求1所述的方法，其中提供半导体衬底包括 提供具有初始厚度的半导体衬底；以及机器加工半导体衬底的第二表面以至少在半导体组件的区域将半导体衬底的厚度减小到器件厚度。
11.根据权利要求10所述的方法，其中机器加工第二表面包括机械研磨、化学机械抛光、磨光和蚀刻至少之一。
12.根据权利要求10所述的方法，其中机器加工第二表面包括在第二表面上形成掩膜且相对于掩膜蚀刻半导体衬底。
13.一种用于制造半导体器件的方法，包括提供包括第一表面和与第一表面相对的第二表面的半导体衬底，该半导体衬底至少在给定区域具有器件厚度；至少在该给定区域在半导体衬底的第二表面上形成金属化部分，该金属化部分通过分离区域彼此横向空间隔开且具有比半导体衬底的器件厚度大的厚度；以及沿着分离区域划片半导体衬底以获得分离的半导体器件。
14.根据权利要求13所述的方法，其中形成金属化部分包括在第二表面上形成金属化层；以及结构化该金属化层以形成金属化部分。
15.根据权利要求13所述的方法，其中形成金属化部分包括形成包含多个开口的掩膜层，该开口定义金属化部分的尺寸和位置； 在掩膜层的开口中沉积金属或金属合金以形成空间隔开的金属化部分。
16.根据权利要求15所述的方法，其中沉积金属或金属合金包括电镀、电沉积和粘贴至少之一。
17.一种用于制造半导体器件的方法，包括提供包括第一表面和与第一表面相对的第二表面的半导体衬底，该半导体衬底具有初始厚度；机器加工半导体衬底的第二表面以使得至少在选择区域半导体衬底的初始厚度减小到比初始厚度小的器件厚度；在该选择区域在半导体衬底的第二表面上形成金属化部分，该金属化部分通过分离区域彼此横向地空间隔开；以及沿着分离区域划片半导体衬底以获得分离的半导体器件。
18.根据权利要求17所述的方法，还包括形成包括多个开口的掩膜层，该开口定义金属化部分的尺寸和位置； 在掩膜层的开口中沉积金属或金属合金以形成金属化部分。
19.一种用于制造半导体器件的方法，包括提供包括第一表面和与第一表面相对的第二表面的半导体衬底以及附着到半导体衬底的第二表面的载体结构，该载体结构覆盖半导体衬底的分离区域且包括在分离区域外部的给定区域中的开口，该半导体衬底具有器件厚度；在载体结构的开口中沉积金属或金属合金以形成具有比半导体衬底的器件厚度大的厚度的横向空间隔开的金属化部分；以及沿着分离区域划片半导体衬底以获得分离的半导体器件。
20.根据权利要求19所述的方法，还包括 提供半导体衬底；提供包括多个开口的载体晶片，该载体晶片形成载体结构；以及将载体晶片结合到半导体衬底的第二表面。
21.一种半导体器件，包括包括第一表面和与第一表面相对的第二表面的半导体芯片，该半导体芯具有厚度；以及半导体芯片的第二表面上的至少一个金属化部分，该金属化部分具有比半导体芯片的厚度大的厚度。
22.根据权利要求21所述的半导体器件，还包括衬底载体，该衬底载体包括焊接到金属化部分的至少一个引线结构。
23.根据权利要求21所述的半导体器件，其中，半导体芯片的厚度处于约1μ m至约 60 μ m的范围内。
24.根据权利要求21所述的半导体器件，其中，金属化部分的厚度处于约20μ m至约100μ m的范围内。
25.根据权利要求21所述的半导体器件，还包括半导体芯片的第一表面上的至少一个金属垫。
全文摘要
用于制造具有金属化层的半导体器件的方法。在一个实施例中，提供具有第一表面、与第一表面相对的第二表面以及多个半导体组件的半导体衬底。半导体衬底具有器件厚度。至少一个金属化层在半导体衬底的第二表面上形成。金属化层具有比器件厚度大的厚度。
文档编号H01L23/00GK102339795SQ201110198319
公开日2012年2月1日 申请日期2011年7月15日 优先权日2010年7月15日
发明者加尼策 P., 策尔萨歇尔 R. 申请人:英飞凌科技奥地利有限公司