双极性晶体管及其制造方法

专利名称：双极性晶体管及其制造方法
技术领域：
本发明涉及双极性晶体管，尤其涉及一种具有间隙物的双极性晶体管及其制造方法。
背景技术：
双极性晶体管(BJT)为三接脚(terminal)装置。三接脚包括基极接脚(base terminal)、集电极接脚(collector terminal)、及发射极接脚(emitter terminal)。借由p-n结彼此背对背靠近放置而形成双极性晶体管，其中一区为两结所共有。第一结介于基极及发射极间，第二结介于发射极及集电极间。根据用以形成双极性晶体管的半导体材料的特性，而形成p-n-p或n-p-n晶体管。双极性晶体管的接脚分别与其基极、集电极、及发射极接触。在双极性晶体管中，由基极及集电极间的电压控制通过发射极及集电极的电流。目前已利用各种技术以提升晶体管装置的性能。例如，制造异质结双极性晶体管(hetereojunction bipolar transistor, HBT)。异质结双极性晶体管是双极性晶体管的发射极-基极结以类似性质的两种不同半导体材料所形成。由于异质结双极性晶体管以两种不同半导体材料所形成，其在发射极、基极、集电极中可有不同的能带(energy band gap)及其他材料性质。因此，可提升晶体管装置的性能，例如较高的截止频率(cut-off frequency)值。然而，虽然现有的方式已大致达成其欲达目的，但并未在各方面均令人满
辰、ο

发明内容
为了解决现有技术的问题，本发明提供一种方法，包括提供具有一集电极区的一半导体基板；在该半导体基板上形成一第一半导体层；在该第一半导体层上形成一第一介电层；在该第一介电层上形成一第二半导体层；在该第二半导体层上形成一第二介电层； 在该第二介电层、该第二半导体层、及该第一介电层中形成一沟槽，而暴露出该第一半导体层的一部分；在该沟槽中形成虚设间隙物；而后，移除该第一半导体层暴露出的该部分，延伸该沟槽，而暴露出该半导体基材具有该集电极区的一部分；而后，移除该虚设间隙物及该第二介电层；以及而后，在该沟槽中形成一基极结构、间隙物、及一发射极结构。本发明另外提供一种方法，包括提供具有一集电极区的一半导体基板；在该半导体基板上形成一半导体层；在该半导体层上形成一材料层；在该半导体层及该材料层中形成一沟槽，其中该沟槽的侧壁由该半导体层及该材料层定义，该沟槽的一底部由该半导体基板具有该集电极区的一部分定义；在该沟槽中形成一基极结构，其中该基极结构具有侧壁部分设置在该沟槽的该侧壁上，及一底部设置在该半导体基板具有该集电极区的该部分；在该沟槽中形成间隙物，该间隙物设置在该基极结构的侧壁部分上，其中形成该间隙物包括利用一第一沉积工艺在该基极结构上形成一第一氧化层；在该第一氧化层上形成一氮化物层；利用该第一沉积工艺在该氮化物层上形成一第二氧化物层；利用一第二沉积工艺在该第二氧化物层上形成一第三氧化物层，该第二沉积工艺与该第一沉积工艺不同，在该第三及第二氧化物层进行一第一蚀刻，在该氮化物层进行一第二蚀刻，以及在该第一氧化物层进行一第三蚀刻；以及在该沟槽中形成一发射极结构，该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。本发明另外提供一种双极性晶体管，包括一半导体基板，具有一集电极区；一材料层，包括在该半导体基板上设置一半导体层，以及在该半导体层上设置一介电层，其中该材料层具有以沟槽，而暴露出该集电极区的一部分；以及一基极结构、间隙物、及一发射极结构，设置在该材料层的该沟槽中，其中该基极结构具有侧壁部分设置在该沟槽的侧壁上，以及一底部设置在该集电极区该暴露部分上；该间隙物设置在邻近该基极结构的该侧壁部分，各间隙物具有一顶宽及一底宽，该顶宽大体与该底宽相等，以及该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。本发明的集成电路(双极性晶体管)装置及双极性晶体管提供装置性能的提升。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下


图1为根据本发明各实施例的集成电路制造方法的流程图。图2-图11为根据图1的集成电路装置的各制造阶段的剖面图。图12为根据本发明各方面的集成电路的另一制造方法的流程图。图13-图20为根据图12的集成电路装置的各制造阶段的剖面图。其中，附图标记说明如下100、300 方法102、104、106、108、110、112、114、116 步骤302、304、306、308、310、312、314、316 步骤200 集成电路装置400 双极性晶体管装置202、402 基板208、210、408、410 掺杂区212,412 隔离元件214,414 半导体层(栅极层)216、220、224、232、234、236 介电层416、424、似6、似8、430 介电层218,418 半导体层230、422 基极层222、222A、420、436 沟槽(开口)214A、214B、214C 214 的一部分2 虚设间隙物1 距离238、434、432A、432B 间隙物242、438 发射极层
424A、438A 发射极230A、422A 基极Wt 顶宽Wb 底宽421 420 的一部分430A.430B 430 的一部分a、b 厚度433 凹口E-B 发射极-至-基极
具体实施例方式因本发明的不同特征而提供数个不同的实施例。本发明中特定的元件及安排是为了简化，但本发明并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，也包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本发明在不同例子中以重复的元件符号及/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。图1为方法100的一实施例的流程图，以根据本发明各实施例制造集成电路装置。 在一实施例中，方法100制造双极性晶体管。方法100由步骤102开始，提供具有集电极区的半导体基板。在步骤104中，在半导体基板上形成第一半导体层，在第一半导体层上形成第一介电层，在第一介电层上形成第二半导体层，以及在第二半导体层上形成第二介电层。 在步骤106中，在第二介电层、第二半导体层、第一介电层中形成沟槽，因而暴露出部分第一半导体层。方法继续进行至步骤108，于沟槽中形成虚设间隙物。而后，在步骤110中，移除第一半导体层暴露的部分，因此延伸沟槽并暴露出半导体基板具有集电极区的部分。而后，方法100在步骤112包括移除虚设间隙物及第二介电层。在步骤114中，而后在沟槽中形成基极结构、间隙物、及发射极结构。方法100继续进行至步骤116，而完成集成电路装置的制造。在本方法其他实施例中，在方法100之前、之间、及之后可提供额外的步骤，且部分所述步骤可被取代或移除。以下叙述根据图1的方法100可制造集成电路装置的各实施例。图2-图11为根据图1方法100，在一实施例中制造集成电路装置200的各制造阶段剖面图。为了使本发明的发明概念更清楚易懂，图2-图11已被简化。在之后会更详细说明的一实施例中，集成电路装置200为双极性晶体管(BJT)。在集成电路装置200的其他实施例中，可在集成电路装置200中加入其他的元件，且部分上述元件可被取代或移除。参照图2，集成电路装置200包括基板202。在一实施例中，基板202为包括硅的半导体基板。基板可为P型或η型基板。或者，基板202包括其他元素基板，如锗；化合物基板包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、石申化铟(indium arsenic)、及 / 或铺化铟 (indium antimonide)；合金半导体包括硅锗、镓砷磷、铝铟砷、铝镓砷、镓铟砷、镓铟磷、 及/或镓铟砷磷；或前述的组合。基板202可为绝缘层上半导体(semiconductor oninsulator, SOI)。基板202可包括掺杂外延层(印i layer)、梯度(gradient)半导体层、 及/或半导体层在另一不同类型半导体层上，如硅层在硅锗层上。基板202根据需要包括各种掺杂区(如ρ-型阱及η-型阱)。在一实施例中，基板 202包括掺杂区208及210，其形成集成电路装置200的集电极区。掺杂区可直接形成于基板202上、在ρ-阱结构中、在η-阱结构中、在双阱结构中、或利用升起结构。例如，掺杂区 208可为基板202的深掺杂区，或者为埋层(buried layer)，如η型埋层(NBL)或ρ型埋层 (PBL)。掺杂区210可为基板202的轻掺杂区。或者，掺杂区210可为掺杂外延层，例如为掺杂硅外延层。掺杂区208及210的掺杂可用ρ型掺质，例如为硼或氟化硼(BF2) ；η型掺质，例如为磷或砷；或前述的组合。在一实施例中，掺杂区208及210以相同掺质类型进行掺杂，且掺杂区208及210包括掺质导电类型与基板202的掺质导电类型不同。隔离元件212包括基板202，其隔离基板202的各个区域，或隔离双极性晶体管与集成电路装置200的其他装置(未显示)。隔离元件212利用隔离技术以定义及电性隔离各区域，隔离技术例如局部硅氧化(local oxidation of silicon，L0C0S)、浅沟槽隔离(shallow trench isolation, STI)、及 / 或深沟槽隔离(deep trench isolation, DTI)。隔离元件212包括氧化硅、氮化硅、氮氧化硅、其他适当材料、或前述的组合。隔离元件212由适当的工艺形成。例如，形成浅沟槽隔离可包括光刻工艺、在基板中蚀刻沟槽 (例如，利用干蚀刻及/或湿蚀刻)、及以一或多种介电质材料填入沟槽(例如利用化学气相沉积工艺)。例如，填入的沟槽可为多层结构，例如以氮化硅或氧化硅填入的热氧化衬层 (thermal oxide liner layer)。在另一例子中，浅沟槽隔离结构的形成可依序利用以下工艺如形成氧化垫、形成低压化学气相沉积(LPCVD)氮化物层、利用光致抗蚀剂及掩模图案化浅沟槽隔离开口、在基板中蚀刻沟槽、可择的成长热氧化沟槽衬层以提升沟槽介面、以氧化物填入沟槽、利用化学机械研磨工艺以回蚀及平坦化、及利用氮化物剥离工艺(nitride stripping process)以移除氮化娃。在基板202上设置半导体层214。半导体层214可称为栅极层。在一实施例中，半导体层214为多晶硅层。多晶硅层可用适当的电性掺杂。或者，半导体层214为非晶硅层、 其他适合的半导体层、或前述的组合。半导体层214的厚度为约1，500埃至约2，000埃。在一实施例中，半导体层214的厚度为约1，800埃。在半导体层214上设置介电层216。介电层216包括介电材料例如为氧化硅、氮氧化硅、氮化硅、其他适合介电材料、或前述的组合。在一实施例中，介电层216为氮化硅层。 介电层216的厚度为约600埃至约1，000埃。在一实施例中，介电层216的厚度为约600埃。在介电层216上设置半导体层218。在一实施例中，半导体层218为非晶硅层。半导体层218可提供之后沉积的硅锗层(例如为下述的基极层230)的粗糙度的提升。半导体层(材料层)218的厚度为约360埃至约1，000埃。在一实施例中，半导体层218的厚度为约800埃。在半导体层218上设置介电层220。介电层220包括介电材料例如为氧化硅、氮氧化硅、氮化硅、其他适合介电材料、或前述的组合。在一实施例中，介电层220为与介电层 216相同类型的介电材料，因此，介电层220为氮化硅层。或者，介电层220为与介电层216 不同类型的介电材料。介电层220的厚度为约300埃至约600埃。在一实施例中，介电层220的厚度为约300埃。参照图3，移除部分介电层216、半导体层218、及介电层220，而形成开口(沟槽)222。沟槽222暴露出栅极层214的暴露部分214A。沟槽222包括由栅极层214的暴露部分214A定义的底部，以及由介电层216、半导体层218、介电层220所定义的侧壁。 沟槽222的形成是借适当的工艺，例如为光刻或蚀刻工艺。例如，形成沟槽222可包括在介电层220上形成光致抗蚀剂层(未显示)、图案化光致抗蚀剂层以形成宽度与开口(沟槽)222相近的开口、以及蚀刻光致抗蚀剂层开口中的介电层220、半导体层218、及介电层 216。光刻工艺可包括光致抗蚀剂涂布(如旋涂)、软烤、掩模对准(mask aligning)、曝光、 曝后烤(post-exposure baking)、光致抗蚀剂显影、清洗(rinsing)、干燥(如硬烤)、其他适合的工艺、或前述的组合。或者，可进行光刻工艺或以其他方法取代，例如无掩模光光亥Ij (maskless photolithography)、电子束曝光(electron-beam writing)、及离子束曝光 (ion-beam writing)。又或者光刻工艺可进行纳米压印(nanoimprint)技术。蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、其他适合的蚀刻工艺、或前述的组合。参照图4及图5，在集成电路装置200上形成介电层224，且在介电层2 上进行形成虚设间隙物226的工艺(图幻。特别是如图4所示，在介电层(材料层)220上及沟槽222中沉积介电层224，因此部分填充沟槽222(沿着沟槽底部(也即栅极层214)及沿着沟槽222侧壁(也即介电层216、半导体层218、及介电层220))。介电层224的厚度为约1，000埃至约1，500埃。在一实施例中，介电层224的厚度为约1，000埃。而后蚀刻介电层224以形成虚设间隙物226，如图5所示。例如，介电层2M进行干蚀刻工艺以形成虚设间隙物226。在邻近沟槽222侧壁设置虚设间隙物226。或者，虚设间隙物226的形成可利用湿蚀刻工艺，或结合湿蚀刻及干蚀刻工艺。在虚设间隙物2 形成后，虚设间隙物2 定义沟槽222的侧壁，且栅极层214被沟槽222暴露出来的部分214A缩减为栅极层214的部分214B。虚设间隙物226因此在后续工艺中保护栅极层214暴露出的部分214A。参照图6，借由适当的工艺移除栅极层214暴露的部分214B，而使开口(沟槽)222 延伸进入栅极层214。沟槽222现在暴露出基板202的部分202A，具体而言为基板202的集电极区。栅极层214的暴露部分214B的移除是借由干蚀刻工艺、湿蚀刻工艺、其他适合的工艺、或前述的组合。暴露部分214B的移除可借由选择性蚀刻工艺，其以介电层220及虚设间隙物2 作为蚀刻掩模，而选择性移除多晶硅栅极层214。而后，如图7所示，以湿蚀刻工艺移除虚设间隙物226。在一实施例中，介电层220为氮化硅层，且介电层220与虚设间隙物226同时移除，而暴露出栅极层214的部分214C而形成沟槽222A。或者，虚设间隙物 2 的移除可借由湿蚀刻工艺、结合干及湿蚀刻工艺、其他适合的工艺、或前述的组合。参照图7，一旦移除虚设间隙物2 后，栅极层214延伸过介电层216及半导体层218而延伸一距离1。所形成的沟槽222k定义集成电路(双极性晶体管)装置200的基极及发射极区。参照图8，在基板202上形成基极层230，具体而言是在基板202的集电极区上。 更具体而言，基极层230在半导体层218上及沟槽222k中外延成长。在一实施例中，基极层230为硅锗(SiGe)层，由硅锗外延沉积形成。基极层230部分填入沟槽222k中。基极层230的厚度为约1，000埃至约1，500埃。在一实施例中，基极层230的厚度为约1，000 埃。外延工艺可利用化学气相沉积技术(例如气相外延(vapor-phase epitaxy, VPE)及/ 或超高真空化学气相(ultra-high CVD, UHV-CVD))、分子束外延、及/或其他适当的工艺。外延工艺可利用气相及/或液相前驱物。基极层230可在沉积过程中加入不纯物至外延工艺的来源材料中以进行掺杂，或是在沉积成长工艺后借离子注入工艺进行掺杂。例如，基极层230或者为硅外延层，其可用磷掺杂(以形成硅磷(Si:P)外延层)。掺杂的外延层可有坡度掺杂。或者，以其他适合的材料形成集成电路(双极性晶体管)200的基极230。半导体层218的厚度可用以提升基极层230的均勻性。参照图8及图9，在集成电路(双极性晶体管)200上形成介电层232、234、及236， 并在介电层232、234、236上进行形成间隙物238的工艺(图9)。具体而言，如图8所示，在基极层230上沉积介电层232，在介电层232上沉积介电层234，以及在介电层234上沉积介电层236。介电层232、234、236也部分填入沟槽222A。在一实施例中，间隙物238为氧化物-氮化物-氧化物(oxide-nitride-oxide, ΟΝΟ)间隙物。据此，介电层232、236为氧化物层，具体而言为四乙氧基硅烷形成(TEOS-formed)的氧化物层，且介电层234为氮化硅层。介电层232、234、236或者可包括其他介电材料组合。介电层232的厚度为约100埃至约200埃，介电层234的厚度为约200埃至约400埃，以及介电层236的厚度为约1，500埃至约2，500埃。而后蚀刻介电层232、234、236以形成间隙物238，如图9所示。例如，介电层232、234、236进行干蚀刻工艺以形成间隙物238。或者，间隙物238的形成可借由湿蚀刻工艺、或结合干湿蚀刻工艺。在形成间隙物238之后，沟槽222A只有部分填入，且包括具有由间隙物238定义的侧壁部分，以及由未被间隙物238覆盖的基极层230定义的底部部分。参照图10及图11，形成集成电路(双极性晶体管)装置200的基极及发射极。在图10中，在基极层230及间隙物238上形成发射极层M2，而填入沟槽222A。在一实施例中，发射极层242为多晶硅层。发射极层242可在形成中或形成后进行掺杂，例如借由离子注入工艺。而后，在图11中，进行化学机械研磨(CMP)工艺。进行化学机械研磨工艺直到到达介电层216。所形成集成电路(双极性晶体管)装置200包括发射极M2A、基极230A、以及在发射极-基极区中的间隙物238，其包括顶宽Wt及底宽WB。顶宽Wt为约40纳米至约60纳米，而底宽Wb为约50纳米至约70纳米。在集成电路装置200中，底宽Wb大体上与顶宽Wt 相同。例如，在一实施例中，底宽Wb为约60纳米及顶宽Wt为约50纳米。或者，当顶宽^与底宽Wb之间的比例为约1 1.5或更少，底宽Wb大体上与顶宽Wt相同。间隙物238大体相同的顶宽及底宽，使发射极对2々及基极230A之间的发射极-至-基极(E-B)接触面积， 且也增加发射极M2A的顶面积，使其有较大的面积以在发射极M2A放置接触插塞。传统双极性晶体管装置包括具有大体为锥形(tapered)的间隙物，其间隙物的顶宽大体小于底宽。通常由于大体为锥形，造成(1)间隙物的顶宽太小，造成发射极及基极的连接问题，及/或间隙物的底宽太大，造成发射极及基极的底部电阻增加，因此降低装置效能。相反的，本发明的集成电路(双极性晶体管)装置200包括具有大体上相同顶宽及底宽的间隙物238，其中间隙物238大体非锥形(例如大体为矩形或方形)。本发明的集成电路(双极性晶体管)装置200的电阻降低且提升其隔离。具体而言，间隙物238增加的顶宽增进发射极M2A及基极230A顶部的隔离，且其缩小的底宽降低发射极M2A及基极230A 底部的电阻。例如，相较于具有大体为锥形间隙物的传统双极性晶体管装置，间隙物238缩小的底宽可降低整体基极电阻(基极230A的电阻)的10%至15%。此外，可在现行制造工艺中轻易且具经济效益的进行本发明的方法100，以制造双极性晶体管。例如，方法100不需要额外的掩模。仅借由调整各蚀刻组成及数个额外的沉积工艺即可轻易的于现行双极性晶体管工艺中制造。集成电路(双极性晶体管)装置200可包括额外的元件，其可由后续工艺形成。例如，可形成基板202的基极230A、发射极M2A及集电极区的接触插塞(contact)。可在基板202上形成各接触插塞/通孔/线及多层内连线元件(例如金属层或内连线介电质)，以连接集成电路(双极性晶体管)装置200的各元件及结构。额外的元件可提供集成电路装置200的电性内连线。例如，多层内连线包括垂直内连线，例如为通孔或接触插塞，以及水平内连线，例如为金属线。各内连线元件可为各导电材料包括铜、钨、及/或硅化物。在一例子中，利用一镶嵌(damascene)或双镶嵌工艺以形成铜类多层内连线结构。图12为方法300的一实施例的流程图，以根据本发明各实施例制造集成电路装置。在一实施例中，方法300制造双极性晶体管。方法300由步骤302开始，提供具有集电极区的半导体基板。在步骤304中，在半导体基板上形成半导体层。在步骤306中，在半导体层上形成材料层。方法继续进行至步骤308，在半导体及材料层形成沟槽。沟槽包括由半导体及材料层定义的侧壁，以及由半导体基板具有集电极区的部分定义的底部。在步骤 310中，在沟槽中形成基极结构。基极结构具有设置在沟槽侧壁上的侧壁部分，以及设置在半导体积板具有集电极区的底部。方法300在步骤312包括在沟槽中形成间隙物，间隙物设置在基极结构的侧壁部分上。间隙物的形成包括进行第一、第二、第三蚀刻工艺。在步骤 314中，在沟槽中形成发射极结构。发射极结构设置在基极结构邻近侧壁的部分及底部上。 方法300继续进行至步骤316，而完成集成电路装置的制造。在本方法其他实施例中，在方法300之前、之间、及之后可提供额外的步骤，且部分所述步骤可被取代或移除。以下叙述根据图12的方法300可制造集成电路装置的各实施例。图13-图20为根据图12方法300的集成电路装置400的一实施例的各制造阶段的剖面图。为了使本发明的发明概念更清楚易懂，图13-图20已被简化。在之后会更详细说明的一实施例中，集成电路装置400为双极性晶体管(BJT)。在集成电路装置400的其他实施例中，可在集成电路装置400中加入其他的元件，且部分上述元件可被取代或移除。参照图13，集成电路装置400包括基板402。在一实施例中，基板402为包括硅的半导体基板。基板可为P型或η型基板。或者，基板402包括其他元素基板，如锗；化合物基板包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、石申化铟(indium arsenic)、及 / 或铺化铟 (indium antimonide)；合金半导体包括硅锗、镓砷磷、铝铟砷、铝镓砷、镓铟砷、镓铟磷、 及/或镓铟砷磷；或前述的组合。基板402可为绝缘层上半导体(semiconductor on insulator，S0I)。基板402可包括掺杂外延层(印i layer)、梯度(gradient)半导体层、及 /或半导体层在另一不同类型半导体层上，如硅层在硅锗层上。基板402根据需要包括各种掺杂区(如P-型阱及η-型阱)。掺杂区的掺杂可用ρ型掺质，例如为硼或氟化硼(BF2) ；η 型掺质，例如为磷或砷；或前述的组合。掺杂区的形成可直接在基板402上、在ρ阱结构中、 在η阱结构中、在双阱结构中、或利用凸起结构。基板402根据需要包括各种掺杂区(如ρ-型阱及η-型阱)。在一实施例中，基板 402包括掺杂区408及410，其形成集成电路装置400的集电极区。掺杂区可直接形成于基板402上、在ρ-阱结构中、在η-阱结构中、在双阱结构中、或利用升起结构。例如，掺杂区408可为基板402的深掺杂区，或者为埋层(buried layer)，如η型埋层(NBL)或ρ型埋层 (PBL) 0掺杂区410可为基板402的轻掺杂区。或者，掺杂区410可为掺杂外延层，例如为掺杂硅外延层。掺杂区408及410的掺杂可用ρ型掺质，例如为硼或氟化硼(BF2) ；η型掺质，例如为磷或砷；或前述的组合。在一实施例中，掺杂区408及410以相同掺质类型进行掺杂，且掺杂区408及410包括掺质导电类型与基板402的掺质导电类型不同。隔离元件412包括基板402，其隔离基板402的各个区域，或隔离双极性晶体管与集成电路装置400的其他装置(未显示)。隔离元件412利用隔离技术以定义及电性隔离各区域，隔离技术例如局部硅氧化(local oxidation of silicon, L0C0S)、浅沟槽隔离 (shallow trench isolation, STI) ,R / ^if^MPBi^ (deep trench isolation， DTI)。 隔离元件412包括氧化硅、氮化硅、氮氧化硅、其他适当材料、或前述的组合。隔离元件412 由适当的工艺形成。例如，形成浅沟槽隔离可包括光刻工艺、在基板中蚀刻沟槽(例如，利用干蚀刻及/或湿蚀刻)、及以一或多种介电质材料填入沟槽(例如利用化学气相沉积工艺)。例如，填入的沟槽可为多层结构，例如以氮化硅或氧化硅填入的热氧化衬层(thermal oxide liner layer)。在另一例子中，浅沟槽隔离结构的形成可依序利用以下工艺如形成氧化垫、形成低压化学气相沉积(LPCVD)氮化物层、利用光致抗蚀剂及掩模图案化浅沟槽隔离开口、在基板中蚀刻沟槽、可择的成长热氧化沟槽衬层(thermal oxide trench liner)以提升沟槽介面、以氧化物填入沟槽、利用化学机械研磨工艺(CMP)以回蚀及平坦化、及利用氮化物剥离工艺(nitride stripping process)以移除氮化硅。在基板402上设置半导体层414。半导体层414可称为栅极层。在一实施例中，半导体层414为多晶硅层。多晶硅层可以适当电性掺杂。另外或额外的，半导体层414为非晶硅层、其他适合的半导体层、或前述的组合。半导体层414的厚度为约1，500埃至约2，000 埃。在一实施例中，半导体层414的厚度为约1，800埃。在半导体层414上设置介电层416。介电层416包括介电材料例如为氧化硅、氮氧化硅、氮化硅、其他适合介电材料、或前述的组合。在一实施例中，介电层416为氮化硅层。 介电层416的厚度为约600埃至约1，000埃。在一实施例中，介电层416的厚度为约600埃。在介电层(材料层)416上设置半导体层418。在一实施例中，半导体层418为非晶硅层。半导体层(材料层)418的厚度为约360埃至约1，000埃。在一实施例中，半导体层418的厚度为约800埃。参照图14，移除部分半导体层418、介电层416及半导体(栅极)层414，而形成开口(沟槽)420。沟槽420定义双极性晶体管装置400的基极及发射极区。沟槽420暴露出基板402的部分421。沟槽420的形成是借适当的工艺，例如为光刻或蚀刻工艺。例如，形成沟槽420可包括在半导体层418上形成光致抗蚀剂层(未显示)、图案化光致抗蚀剂层以形成宽度与开口(沟槽)420相近的开口、以及利用光致抗蚀剂层作为掩模蚀刻在光致抗蚀剂层开口内的半导体层418、介电层416、及半导体(栅极)层414。光刻工艺可包括光致抗蚀剂涂布(如旋涂)、软烤、掩模对准(mask aligning)、曝光、曝后烤(post-exposure baking)、 光致抗蚀剂显影、水洗(rinsing)、干燥(如硬烤)、其他适合的工艺、或前述的组合。或者， 可进行光刻工艺或以其他方法取代，例如无掩模光光刻(maskless photolithography)、电子束曝光(electron-beam writing)、及离子束曝光(ion-beam writing)。又或者光刻工艺可进行纳米压印(nanoimprint)技术。蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、其他适合的蚀刻工艺、或前述的组合。参照图15，在基板402上形成基极层422。在一实施例中，基极层422为借由选择性外延成长工艺(selective epitaxial growth, SEG)形成在半导体层418及沟槽420上的硅锗(SiGe)层。基极层422部分填入沟槽420中。基极层422的厚度为约1，000埃至约 1，500埃。在一实施例中，基极层422的厚度为约1，000埃。外延工艺可利用化学气相沉积技术(例如气相外延(vapor-phase epitaxy, VPE)及/或超高真空化学气相(ultra-high CVD, UHV-CVD))、分子束外延、及/或其他适当的工艺。外延工艺可利用气相及/或液相前驱物。基极层422可在沉积过程中加入不纯物至外延工艺的来源材料中以进行掺杂，或是在沉积成长工艺后借离子注入工艺进行掺杂。例如，基极层422或者为硅外延层，其可用磷掺杂(以形成硅磷(Si:P)外延层)。掺杂的外延层可有坡度掺杂。或者，以其他适合的材料形成双极性晶体管400的基极422。参照图15-图18，在双极性晶体管400上形成介电层424、426、似8及430，并在介电层似4、似6、似8及430上进行形成间隙物434的工艺(图17)。在一实施例中，参照图 15，介电层424、426、428、及430沉积在基极层422上及沟槽420中，因此部分填入沟槽420 中。介电层424、426、428、及430包括介电材料如氧化硅、氮氧化硅、氮化硅、其他适合的介电材料、或前述的组合。在一实施例中，介电层4M及428由化学气相沉积工艺形成。化学气相沉积工艺以四乙氧基硅烷(tetra-ethyl-ortho-silicate)为前驱物，因此介电层424 为四乙氧基硅烷形成(TEOS-formed)的氧化物层。由化学气相沉积工艺所形成的介电层似6为氮化硅层。而由等离子体辅助化学气相沉积工艺形成(plasma enhanced CVD)介电层430，因此，介电层430为等离子体辅助氧化物(ΡΕ oxide)层。介电层424的厚度为约 100埃至约200埃，介电层426的厚度为约200埃至约400埃，介电层428的厚度为约800 埃至约1，200埃，以及介电层430的厚度为约800埃至约1，200埃。在一实施例中，介电层 424的厚度为约100埃，介电层426的厚度为约300埃，介电层428的厚度为约1，000埃， 及介电层430的厚度为约1，000埃。在沟槽420中，介电层的一部分430A悬挂在另一部分 430B的上方，因此，430A的部分可称为悬挂在上方(hang-over)的部分。悬挂在上方的部分430A具有厚度a，430B的部分具有厚度b。在一实施例中，a比b (a/b)的比例大于或等于约1. 37。如下方讨论，在实施例中所提供的悬挂在上方的部分可增加间隙物434的顶宽 Wj ο参照图16，首先蚀刻介电层430及428以形成间隙物432A。例如，利用干蚀刻工艺移除部分介电层430及4 以形成间隙物432A，而留下暴露出的介电层426。介电层426 (氮化硅层)可作为蚀刻介电层430及428(四乙氧基硅烷形成的氧化物层以及PE氧化物层) 时的蚀刻停止层。而后，参照图17，蚀刻介电层426以形成间隙物432B。例如，利用湿蚀刻工艺移除部分介电层426以形成间隙物432B，留下暴露出的介电层424。在一实施例中，湿蚀刻工艺利用磷酸(H3PO4)为蚀刻溶液。典型地，以干蚀刻工艺蚀刻介电层426。相反的， 在一实施例中，湿蚀刻工艺横向蚀刻部分介电层426，而在间隙物432B中形成凹口 433。如下方所述，凹口 433使间隙物432B的底宽减小，因而减小了双极性晶体管装置400的电阻。 或者，以其他蚀刻溶液蚀刻介电层426。参照图18，蚀刻介电层424以形成间隙物434。例如，以湿蚀刻工艺移除部分介电层424以形成间隙物434，而留下暴露出的基极层422。在一实施例中，湿蚀刻工艺利用氢氟酸(HF)蚀刻溶液。或者，可利用其他蚀刻溶液以蚀刻介电层424。在基极及发射极区形成间隙物434后，沟槽436定义双极性晶体管装置400的发射极区。参照图19及图20，形成双极性晶体管装置400的基极及发射极。在图19中，在基极层422及间隙物434上形成发射极层438，而填入沟槽436。在一实施例中，发射极层438 为多晶硅层。发射极层438可在形成中或形成后进行掺杂，例如借由离子注入工艺。而后， 在图20中，进行化学机械研磨工艺直到到达介电层416，而形成双极性晶体管装置400的发射极438A及基极422A。介电层416 (氮化硅层)可作为化学机械研磨的蚀刻停止层。在双极性晶体管装置400中，间隙物434包括顶宽Wt及底宽WB。顶宽Wt为约40纳米至约60 纳米，而底宽Wb为约50纳米至约70纳米。底宽Wb大体上与顶宽Wt相同。例如，在一实施例中，底宽Wb为约60纳米及顶宽Wt为约50纳米。或者，当顶宽Wt与底宽Wb之间的比例为约1 1.5或更少，底宽Wb大体上与顶宽Wt相同。间隙物434大体相同的顶宽及底宽，使发射极438A及基极422A之间的发射极-至-基极(E-B)接触面积，且也增加发射极438A 的顶面积，使其有较大的面积以在发射极438A放置接触插塞。并且，在一实施例中，锥形角度θ大于或等于85°。借由大体上相同顶宽及底宽的间隙物434及其大体非锥形的轮廓，双极性晶体管装置400的电阻得以降低且提升其隔离。相似于集成电路(双极性晶体管)装置200，本发明的双极性晶体管装置400包括具有大体上相同顶宽及底宽的间隙物434，其中间隙物434 大体非锥形(例如大体为矩形或方形)。间隙物434增加的顶宽增进发射极438Α及基极 422Α顶部的隔离，且其缩小的底宽降低发射极438Α及基极422Α底部的电阻。在一实施例中，借由方法300制造双极性晶体管400，其中在形成间隙物434时，将聚乙烯氧化物层加在四乙氧基硅烷形成的氧化物层上。如图15所示，聚乙烯氧化物层提供悬挂在上方的结构。 悬挂在上方的结构使间隙物434的顶宽增加。并且，方法300以湿蚀刻工艺移除部分氮化硅层以形成间隙物434。湿蚀刻工艺使间隙物434的底宽减小。双极性晶体管装置400可包括额外元件，其可由后续工艺形成。例如，可形成基板 402的基极422Α、发射极438Α及集电极区的接触插塞(contact)。可在基板402上形成各接触/通孔/线及多层内连线元件(例如金属层或内连线介电质)，以连接双极性晶体管装置400的各元件及结构。额外的元件可提供双极性晶体管装置400的电性内连线。例如，多层内连线包括垂直内连线，例如为通孔或接触插塞，以及水平内连线，例如为金属线。各内连线元件可为各导电材料包括铜、钨、及/或硅化物。在一例子中，利用一镶嵌(damascene) 或双镶嵌工艺以形成铜类多层内连线结构。总体而言，本发明的集成电路(双极性晶体管)装置200及双极性晶体管400提供装置性能的提升。本发明的方法100及300，可独立或结合而用来制造双极性晶体管装置 200及400。集成电路(双极性晶体管)装置200及双极性晶体管400仅作为例子。集成电路(双极性晶体管)装置200及双极性晶体管400可作为各种应用，例如数字电路、图像感应装置、异质半导体(hetero-semiconductor)装置、动态随机存取存储器(DRAM)元件、单电子晶体管(single electron transistor)、及 / 或其他微电子(microelectronic)装置 (此处通称为微电子装置)。当然，本发明的概念也可应用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管、及其他多栅极晶体管，且可实行于许多不同应用，包括感测元件、存储元件、逻辑元件等。并且，应了解不同实施例具有不同的优点，任一实施例中并不需具有特定优点。本发明提供数个不同实施例。例如，在一实施例中，方法包括提供具有集电极区的半导体基板；在半导体基板上形成第一半导体层；在第一半导体层上形成第一介电层；在第一介电层上形成第二半导体层；以及在第二半导体材料上形成第二介电层。本方法还包括在第二介电层、第二半导体层、及第一介电层中形成沟槽，因而暴露出第一半导体层的一部分；在沟槽中形成虚设间隙物；而后移除第一半导体层暴露出来的部分，因而使沟槽延伸，而暴露出具有集电极区的半导体基板，移除虚设间隙物及第二介电层；以及而后在沟槽中形成基极结构、间隙物、及发射极结构。第一半导体层可为多晶硅层， 第一及第二介电层可为氮化硅层，以及第二半导体层可为非多晶硅层。在沟槽中形成虚设间隙物可包括在半导体基板上形成氮化硅层，氮化硅层部分填入沟槽，以及在氮化硅层上进行干蚀刻工艺。虚设间隙物及第二介电层的移除可包括湿蚀刻工艺。基极结构、间隙物、及发射极结构的形成可包括在半导体基板上形成基极层，基极层部分填入沟槽；在基极层上形成间隙物层，间隙物层部分填入沟槽；在间隙物层上进行蚀刻工艺；在基极层及蚀刻的间隙物层上形成发射极层，发射极层完全填入沟槽；以及在发射极层、间隙物层、及基极层上进行化学机械研磨工艺。第二半导体层可由化学机械研磨工艺移除。在另一实施例中，方法包括提供具有集电极区的半导体基板；在半导体基板上形成半导体层；在半导体层上形成材料层；在半导体层及材料层中形成沟槽，其中由半导体及材料层来定义沟槽侧壁，以及由半导体基板具有集电极区的部分定义沟槽的底部；在沟槽中形成基极结构，其中基极结构具有侧壁部分设置在沟槽的侧壁上，以及底部设置在半导体基板具有集电极区的部分上；在沟槽中形成间隙物，间隙物设置在基极结构的侧壁部分上；以及在沟槽中形成发射极结构，发射极结构设置在邻近间隙物以及在基极结构的底部上。形成间隙物包括利用第一沉积工艺在基极结构上形成第一氧化层；在第一氧化层上形成氮化层；利用第一沉积工艺在氮化层上形成第二氧化层；利用第二沉积工艺在第二氧化层上形成第三氧化层，第二沉积工艺不同于第一沉积工艺；进行第一蚀刻以蚀刻第三及第二氧化层；进行第二蚀刻一蚀刻氮化层，以及进行第三蚀刻蚀刻第一氧化层。第一沉积工艺可为化学气相沉积工艺，利用四乙氧基硅烷(TE0Q为前驱物，而第二沉积工艺可为等离子体辅助化学气相沉积工艺。在一例子中，第一蚀刻为干蚀刻工艺，而第二及第三蚀刻为湿蚀刻工艺。借由本发明的方法形成双极性晶体管(bipolar junction transistor)装置。在一实施例中，双极性晶体管装置包括具有集电极的半导体基板及材料层设置在半导体基板上。材料层可包括在半导体基板上设置半导体层，及在半导体层上设置介电层。材料层具有沟槽，其暴露出部分集电极区。在材料层的沟槽中设置基极结构、间隙物、及发射极结构。 基极结构具有侧壁部分设置在沟槽的侧壁上，以及底部设置在集电极区暴露出来的部分。 间隙物设置在邻近基极结构侧壁的部分，发射极结构设置在邻近间隙物以及在基极结构的底部上。各间隙物具有顶宽及底宽，顶宽大体上相等于底宽。具有顶宽大体等于底宽的各间隙物可具有顶宽与底宽的比值小于或等于1 1.5。各间隙物的锥形角度可大于或等于约85°。各间隙物的底部可包括凹口延伸自发射极结构。 虽然本发明已以数个优选实施例披露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种双极性晶体管的制造方法，包括 提供具有一集电极区的一半导体基板； 在该半导体基板上形成一第一半导体层； 在该第一半导体层上形成一第一介电层； 在该第一介电层上形成一第二半导体层； 在该第二半导体层上形成一第二介电层；在该第二介电层、该第二半导体层、及该第一介电层中形成一沟槽，而暴露出该第一半导体层的一部分；在该沟槽中形成一虚设间隙物；而后，移除该第一半导体层暴露出的该部分，而延伸该沟槽，并暴露出该半导体基板具有该集电极区的一部分；而后，移除该虚设间隙物及该第二介电层；以及而后，在该沟槽中形成一基极结构、一间隙物、及一发射极结构。
2.如权利要求1所述的双极性晶体管的制造方法，其中 该第一半导体层的形成包括形成一多晶硅层；该第一介电层的形成包括形成一氮化硅层； 该第二半导体层的形成包括形成一非晶硅层；以及该第二介电层的形成包括形成一氮化硅层。
3.如权利要求1所述的双极性晶体管的制造方法，其中形成该虚设间隙物的步骤包括在该第一半导体层的该暴露部分的一延伸部分上形成虚设间隙物，使得在移除该第一半导体层的该暴露部分时，该间隙物保护该延伸部分；以及移除该虚设间隙物的步骤包括暴露出该第一半导体层的该延伸部分，使得该第一半导体层延伸一距离超过该第一介电层而进入该沟槽中。
4.如权利要求1所述的双极性晶体管的制造方法，其中形成该基极结构、该间隙物、该发射极结构包括在该半导体基板上形成一基极层，该基极层部分填入该沟槽； 在该基极层上形成一间隙物层，该间隙物层部分填入该沟槽； 在该间隙物层上进行一蚀刻工艺；在该基极层及该蚀刻的间隙物层上形成一发射极层，该发射极层完全填入该沟槽；以及在该发射极层、该间隙物层、及该基极层上进行一化学机械研磨工艺。
5.一种双极性晶体管的制造方法，包括 提供具有一集电极区的一半导体基板； 在该半导体基板上形成一半导体层；在该半导体层上形成一材料层；在该半导体层及该材料层中形成一沟槽，其中该沟槽的侧壁由该半导体层及该材料层定义，该沟槽的一底部由该半导体基板具有该集电极区的一部分定义；在该沟槽中形成一基极结构，其中该基极结构具有侧壁部分设置在该沟槽的该侧壁上，及一底部设置在该半导体基板具有该集电极区的该部分；在该沟槽中形成一间隙物，该间隙物设置在该基极结构的侧壁部分上，其中形成该间隙物包括利用一第一沉积工艺在该基极结构上形成一第一氧化层； 在该第一氧化层上形成一氮化物层； 利用该第一沉积工艺在该氮化物层上形成一第二氧化物层；利用一第二沉积工艺在该第二氧化物层上形成一第三氧化物层，该第二沉积工艺与该第一沉积工艺不同，对该第三及第二氧化物层进行一第一蚀刻， 对该氮化物层进行一第二蚀刻，以及对该第一氧化物层进行一第三蚀刻；以及在该沟槽中形成一发射极结构，该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。
6.如权利要求5所述的双极性晶体管的制造方法，其中该第二蚀刻工艺包括在该间隙物的一底部形成间隙物的凹口部分。
7.一种双极性晶体管，包括 一半导体基板，具有一集电极区；一材料层，包括一半导体层设置在该半导体基板上，以及在该半导体层上设置一介电层，其中该材料层具有以沟槽，而暴露出该集电极区的一部分；以及一基极结构、一间隙物、及一发射极结构，设置在该材料层的该沟槽中，其中 该基极结构具有侧壁部分设置在该沟槽的侧壁上，以及一底部设置在该集电极区该暴露部分上；该间隙物设置在邻近该基极结构的该侧壁部分，各间隙物具有一顶宽及一底宽，该顶宽大体与该底宽相等，以及该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。
8.如权利要求7所述的双极性晶体管，其中该顶宽与该底宽的比例小于或等于 1 1.5。
9.如权利要求7所述的双极性晶体管，其中该间隙物的一锥形角度大于或等于约 85°。
10.如权利要求7所述的双极性晶体管，其中该间隙物的一底部包括一凹口，该凹口自远离该发射极结构的方向延伸。
全文摘要
本发明提供一种双极性晶体管(bipolar junction transistor，BJT)装置及其形成方法。在一实施例中，双极性晶体管装置包括具有集电极区(collector region)的半导体基板，及暴露在半导体基板上的材料层。材料层中具有沟槽，而暴露出集电极区的一部分。在材料层的沟槽中暴露出基极结构(base structure)、间隙物、发射极结构(emitter structure)。各间隙物具有上宽(top width)及底宽(bottom width)，上宽大体上与底宽相等。本发明提供的装置性能有提升。
文档编号H01L29/73GK102386093SQ201110210238
公开日2012年3月21日 申请日期2011年7月15日 优先权日2010年9月2日
发明者刘世昌, 蔡嘉雄, 郭俊聪 申请人:台湾积体电路制造股份有限公司