专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体制造领域，具体地说涉及一种半导体结构及其制造方法。
背景技术：
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。随着微电子技术的高速发展，在高浓衬底上生长的外延层质量越来越好，因此近年来出现了很多基于外延层的厚外延器。在功率放大器件中，VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)、LDMOS (横向扩散金属氧化物半导体场效应晶体管)、IGBT (绝缘栅双极型晶体管)等大功率器件基本都是在数微米到十几微米的外延层上进行制造的，可以承受高电压的高压器件。虽然外延层的质量越来越好，但是当外延层达到一定厚度时，厚的外延层就会使得寄生BJT (双极结型晶体管)的基区电阻非常大，尤其对于诸如LDMOS的横向高压器件来说，这个影响愈发明显。而由于基区电阻的增大，就会导致在外延层中微小的电流也可以使得寄生BJT开启或者因为寄生BJT的放大产生很大的漏电流。目前，需要一种能够有效抑制寄生BJT效应的方法，以有效提高半导体器件的整体性能。
发明内容
本发明阐明了一种利用导电层减小厚外延器件寄生BJT效应的方法。在厚外延器件中，注入适当浓度的与外延类型相同的杂质或者采用金属嵌入的方式形成导电层，应用导电层来收集外延层中多余的多数载流子。采用本发明能缩短漏电流流出的距离，改变漏电流的流径，减小外延器件中寄生BJT的基区电阻。根据本发明的一个方面，提供一种半导体结构的制造方法，其特征在于，包括以下步骤提供半导体衬底，并在所述半导体衬底上形成外延层；在所述外延层上形成半导体器件，所述半导体器件包括源区、漏区、栅极堆叠；在所述半导体器件周围形成与所述半导体器件不相连的导电层，用于减小基区电阻。可选的，还包括步骤将所述导电层与所述衬底相连接。根据本发明的另一个方面，提供一种半导体结构，其中，所述半导体结构包括衬底、外延层、半导体器件以及导电层，其特征在于，所述外延层位于所述衬底之上；所述半导体器件形成于所述外延层中，所述半导体器件包括源区、漏区、栅极堆叠；所述导电层形成于所述外延层中，所述导电层形成在所述半导体器件周围，并且与所述半导体器件不相连。
对于一般的横向厚外延器件，漏电流也就是寄生BJT的集电极电流Ic = β ΙΒ。过大的基区电阻会使得寄生BJT不再工作在完全截止状态，以至于放大倍数β不再近似于0， 因此会产生比较大的集电极电流Ic，使器件出现漏电流过大的问题。应用在半导体结构中增加导电层的方法，可以使导电层吸收一部分电流，而使寄生BJT基区电流不再完全流入衬底，使漏电流的流径改变，且泻放路径缩短，进而有效减小了寄生BJT的基区电阻。如此使得寄生BJT工作在完全截止状态，放大倍数β近似等于0，集电极电流I。约为0。在厚外延器件中应用本发明的方法，可以有效抑制寄生BJT开启，解决由于寄生BJT的放大效应使得其漏电流过大的问题，减小闩锁发生几率。
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、 目的和优点将会变得更明显图1为根据本发明的半导体结构的制造方法的一个具体实施方式
的流程示意图；图2为根据本发明的半导体结构的制造方法的另一个具体实施方式
的流程示意图；图3为根据本发明的半导体结构的一个具体实施方式
的剖面结构立体示意图；图4为根据本发明的半导体结构的一个具体实施方式
中的寄生BJT的等效电路示意图；图5为图3所示的本发明的半导体结构的一个具体实施方式
的俯视示意图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。参考图1，图1是根据本发明的半导体结构的制造方法的一个具体实施方式
的流程图，该方法包括
步骤S101，提供半导体衬底100，并在所述半导体衬底100上形成外延层200。衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N 型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400 μ m-800 μ m 的厚度范围内。在衬底100上形成外延层200。外延层200是在衬底100上生长的，与衬底100 晶向相同的单晶硅层，外延层200犹如衬底100向外延伸了一段，因此这种生长方法称为外延生长。生长外延层200有多种方法，但采用最多的是气相外延工艺。在气相外延工艺中， 氢气携带四氯化硅或三氯氢硅、硅烷或二氯氢硅(SiH2Cl2)等进入置有衬底100的反应室， 在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底100 表面上外延生长。在进行外延生长时，通常需要控制掺杂，以保证控制电阻率。N型外延层 200所用的掺杂剂一般为磷烷(PH3)或三氯化磷(PCl3) ；P型外延层200的掺杂剂为乙硼烷 (B2H6)或三氯化硼(BCl3)等。由于本发明主要针对厚外延器件，因此外延层200的厚度范围为大于3μπι。步骤S102，在所述外延层200上形成半导体器件。首先形成栅极堆叠230。通常情况下，栅极堆叠230包括高k介质层和金属栅层。在外延层200上形成高k介质层。高k 介质层的材料例如可以为 HfAlON、HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON、HfTaON, HfTiON中的一种或其任意组合，高k介质层的厚度可以为2nm 10nm，如5nm或8nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成高k介质层。之后，在高k介质层上沉积金属栅极，金属栅极可以为一层或者多层结构。其材料可以为 TaN, TaC, TiN, TaAlN, TiAlN, MoAlN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax^NiTax中的一种或其任意组合。其厚度范围例如可以为10nm_80nm，如30nm或50nm。上述栅极堆叠230只为举例，可以理解，本领域技术人员能够理解的栅极结构都可以应用在本发明中。例如栅极堆叠230中的介质层可以不是高k介质层，另外，也可以不是金属栅极而是多晶硅栅极。特别地，在所述栅极堆叠230的侧壁上形成侧墙，用于将栅极隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是 IOnm-IOOnm,如 30nm、50nm 或 80nm。源区210和漏区220可以通过向外延层200中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源区210和漏区220可以是P型掺杂的SiGe，对于NMOS来说，源区210和漏区220可以是N型掺杂的Si。源区210和漏区220可以由包括光刻、杂质注入、 扩散和/或其他合适工艺的方法形成。在本实施例中，源区210和漏区220在外延层200 内部，在其他一些实施例中，源区210和漏区220可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠230底部(本说明书中所指的栅极堆叠230 底部意指栅极堆叠230与外延层200的交界线)。接下来执行步骤S103，形成导电层300。通过向外延层200中注入适当浓度的与外延层200掺杂类型相同的杂质形成导电层300。值得注意的是，掺杂的浓度要高于外延层200的掺杂浓度，因此导电层300也称为重掺杂区或者高浓度掺杂区。注入的杂质为半导体领域常用的，例如砷、磷、硼等。导电层300收集外延中多余的多数载流子，不仅缩短漏电流流出的距离，能改变漏电流的流径，还减小了外延器件中寄生BJT的基区电阻。另外， 除了通过杂质注入的方式形成导电层300，还可以采用金属嵌入的方式来形成导电层300。 进行金属嵌入使用的金属可以为铜、铝、钨中的任意一种或其组合。为了达到更好的收集外延层200中的多数载流子，导电层300通常为环状结构，即导电层300位于半导体器件的外围，将半导体器件包围；或者为位于半导体器件的两侧，呈两条平行线，平行于所述半导体器件的栅极堆叠230。如图2所示，图2是根据本发明的半导体结构的制造方法的另一个具体实施方式
的流程图，该方法包括步骤S201，提供半导体衬底100，并在所述半导体衬底100上形成外延层200 ；步骤S202，在所述外延层200上形成半导体器件；步骤S203，形成导电层300 ；步骤S204，将所述半导体器件与所述导电层300相连接。步骤S201 步骤S203与图1中所示的步骤SlOl 步骤S103相同或相似，在此不再赘述。下面具体来看如何执行步骤S204。步骤S204，将所述导电层300连接到衬底100。在具体操作过程中，通常使用高浓度连接到衬底的注入或者用连接衬底的金属两种方式来实现导电层300与衬底100的相连。采用高浓度注入时，注入的离子根据半导体器件类型的不同可以为砷、磷、硼等。若采用金属连接，金属的种类可以为铜、铝、钨等。为了收集半导体器件逸出的多数载流子，防止相邻器件两两间形成寄生BJT开启，同时有效吸收器件自身多余的多数载流子，防止器件自身的寄生BJT开启。导电层300与半导体器件之间的工作距离需要相对较小，其范围为 0. 5 μ m 5 μ m。图3为根据本发明的半导体结构的一个具体实施方式
的剖面结构立体示意图。如图3所示，以P型LDMOS半导体器件为例。在极低电阻率的P型半导体衬底100上生长高电阻率的P型外延层200，在外延层200上制作LDMOS。LDMOS器件包括源区210、栅极堆叠 230、漂移区240和漏区220。由于是厚外延器件，因此外延层200的厚度范围为大于3 μ m。衬底连接区250为经过长时间退火的高浓度诸如砷、磷、硼等杂质注入，选择性地连接衬底100、导电层300和LDMOS的源区210。LDMOS的源区210、漏区220与外延层200 形成寄生BJT11。值得注意的是，除了采用高浓度杂质注入的方式，衬底连接区250还可以采用金属连接，例如采用铜、铝、钨等金属。由于外延层200的厚度厚、电阻率大，其基区电阻12比普通MOS器件大很多。导电层300由高浓度的P型注入形成，且置于LDMOS工作区域附近，收集外延层200中的多数载流子。由于载流子部分被吸收，不再全部经过基区电阻 12流入衬底100，减小了寄生BJT的开启几率，解决由于寄生BJT的放大效应使得其漏电流过大的问题。如图4所示，图4为根据图3所示的半导体结构的寄生BJT的等效电路示意图。 LDM0S14的等效符号与普通MOS管相同，其等效的寄生BJTll如图4所示。寄生二极管13 由低浓度的漂移区240与外延层200形成，其反偏漏电非常小。一般情况下，寄生BJTll很难开启。假如基区电阻12非常大，微小的漏电也会使得寄生BJTll的基区电压升高，导致寄生BJTll临界开启而放大漏电漏使得器件漏电流过大，甚至使得寄生BJTll开启而使器
7件失效。加入导电层等效电阻15后，可见电流流径改变，基区电压难以迅速升高，达到了有效抑制寄生BJT开启的效果。图5为图3所示的本发明的半导体结构的一个具体实施方式
的俯视示意图。由于衬底连接区250为高浓度高温长时间扩散过程形成，其横向扩散也很大，所以其距离 LDM0S14工作区域距离很远，不能起到充分收集多数载流子的作用。导电层300选择环形结构，可选的，也可以采取线性结构，位于半导体器件的两侧，并与栅极堆叠230平行的两条直线。导电层300距离LDM0S14工作区域距离为0. 5 μ m 5 μ m，在该范围内，导电层300 可有效收集多数载流子，抑制寄生BJT开启，解决由于寄生BJT的放大效应使得其漏电流过大的问题，减小闩锁发生几率。本发明的半导体结构的制造方法，通过增加导电层，有效抑制厚外延器件的寄生 BJT效应。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构的制造方法，其特征在于，包括以下步骤a)提供半导体衬底(100)，并在所述半导体衬底(100)上形成外延层Q00)；b)在所述外延层(200)上形成半导体器件，所述半导体器件包括源区010)、漏区 O2O)、栅极堆叠O3O)；c)在所述半导体器件周围形成与所述半导体器件不相连的导电层(300)，用于减小基区电阻。
2.根据权利要求1所述的方法，其中，步骤c)为采用杂质注入或者金属嵌入的工艺形成所述导电层(300)。
3.根据权利要求2所述的方法，其中，所述杂质的掺杂浓度高于所述所述外延层(200) 的掺杂浓度，并且掺杂类型相同。
4.根据权利要求2所述的方法，其中，所述金属为铜、铝、钨中的任意一种。
5.根据权利要求2所述的方法，其中，所述杂质注入的元素为硼、磷、砷中的任意一种。
6.根据权利要求1所述的方法，其中，还包括步骤d)将所述导电层(300)连接到衬底(100)。
7.根据权利要求6所述的方法，其中，所述步骤d)中所述的连接可以采用杂质注入或者嵌入金属的方式完成。
8.根据权利要求1所述的方法，其中，所述外延层O00)的厚度范围为大于3μ m。
9.根据权利要求1所述的方法，其中，所述导电层(300)为在所述半导体器件外围的环形或者与栅极堆叠平行的两条平行线。
10.根据权利要求1所述的方法，其中，所述导电层(300)与所述半导体器件之间的距离范围为0·5μπι 5μπι。
11.一种半导体结构，其中，所述半导体结构包括衬底(100)、外延层000)、半导体器件以及导电层(300)，其特征在于，所述外延层(200)位于所述衬底(100)之上；所述半导体器件形成于所述外延层(200)中，所述半导体器件包括源区010)、漏区 O2O)、栅极堆叠O3O)；所述导电层(300)形成于所述外延层Ο00)中，所述导电层(300)形成在所述半导体器件周围，并且与所述半导体器件不相连。
12.根据权利要求11所述的半导体结构，其中，还包括衬底连接区050)，所述衬底连接区(250)连接所述衬底(100)和所述导电层(300)。
13.根据权利要求11所述的半导体结构，其中，所述外延层Ο00)的厚度范围为大于 3 μ m0
14.根据权利要求11所述的半导体结构，其中，所述导电层(300)与所述半导体器件之间的距离范围为0. 5μπι 5μπι。
15.根据权利要求11所述的半导体结构，其中，所述导电层(300)为在所述半导体器件外围的环形或者与所述栅极堆叠(230)平行的两条平行线。
16.根据权利要求11所述的半导体结构，其中，所述导电层(300)为重掺杂区或者金属嵌入区。
17.根据权利要求16所述的半导体结构，其中，所述重掺杂区的掺杂浓度高于所述外延层O00)的掺杂浓度，并且掺杂类型相同。
18.根据权利要求16所述的半导体结构，其中，所述金属为铜、铝、钨中的任意一种或其组合。
19.根据权利要求16所述的半导体结构，其中，所述重掺杂区的掺杂元素为硼、磷、砷中的任意一种。
全文摘要
本发明提供一种半导体结构的制造方法，其特征在于，包括以下步骤提供半导体衬底，并在所述半导体衬底上形成外延层；在所述外延层上形成半导体器件，所述半导体器件包括源区、漏区、栅极堆叠；在所述半导体器件周围形成与所述半导体器件不相连的导电层，用于减小基区电阻。相应地，本发明还提供一种应用本方法制造的半导体结构。采用本发明的方法以及半导体结构可以有效抑制寄生BJT效应，进而提高半导体器件的整体性能。
文档编号H01L29/739GK102332403SQ20111028056
公开日2012年1月25日 申请日期2011年9月20日 优先权日2011年9月20日
发明者姜一波, 曾传滨, 杜寰 申请人:中国科学院微电子研究所